JPS5846447A - デバツグ方式 - Google Patents
デバツグ方式Info
- Publication number
- JPS5846447A JPS5846447A JP56142393A JP14239381A JPS5846447A JP S5846447 A JPS5846447 A JP S5846447A JP 56142393 A JP56142393 A JP 56142393A JP 14239381 A JP14239381 A JP 14239381A JP S5846447 A JPS5846447 A JP S5846447A
- Authority
- JP
- Japan
- Prior art keywords
- debugger
- control
- time
- program
- execution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子計算機のプログラムの割込みを利用したデ
バッグ方式に関するものである。
バッグ方式に関するものである。
゛プログラムのデバッグ作業において、１ステツプずつ
プログラムを実行したり、プログラムが実行時にどのよ
うなルー）？ｒ通ったか會トレースすることは従来より
デバッグの効率を大いに向上させる手段となっている。
プログラムを実行したり、プログラムが実行時にどのよ
うなルー）？ｒ通ったか會トレースすることは従来より
デバッグの効率を大いに向上させる手段となっている。
従来このようなデバッグに際し、デバッグ中のプログラ
ムからデバッグ機能を実現している制御プログラム（以
下デバッグという）に制御を戻す手段に割込みを発生さ
せるハードウェア的な特別な回路（カウンタ等）を設け
ているので、システムのコスト上昇の原因となった。
ムからデバッグ機能を実現している制御プログラム（以
下デバッグという）に制御を戻す手段に割込みを発生さ
せるハードウェア的な特別な回路（カウンタ等）を設け
ているので、システムのコスト上昇の原因となった。
また、ソフトウェアでこのような機能を実現するためＫ
は、例えば、デバッグ中のプログラムの１ステツプを実
行した後に実行される可能性のある命令のアドレスにあ
る命令をソフトウェア割込み命令に置換えておく手法が
用いられているが、そのためには、デバッガが命令のデ
コード機能まで備えていなければならず、デバッガの負
担を増大させる原因となっている。
は、例えば、デバッグ中のプログラムの１ステツプを実
行した後に実行される可能性のある命令のアドレスにあ
る命令をソフトウェア割込み命令に置換えておく手法が
用いられているが、そのためには、デバッガが命令のデ
コード機能まで備えていなければならず、デバッガの負
担を増大させる原因となっている。
本発明は上記の点に鑑みてなされたものであり、その目
的はデバッガの専用回路を設けず且つデバッガの負担を
増加させることなしＫ、１ステップ実行やトレース機能
を実現するデバッグ方式全提案する所にある。
的はデバッガの専用回路を設けず且つデバッガの負担を
増加させることなしＫ、１ステップ実行やトレース機能
を実現するデバッグ方式全提案する所にある。
以下、本発明の実施例全添付図面に従って詳細に説明す
る。第１図において１はプログラマブルタイマー（ＰＴ
Ｍ）、２はデバッグ０Ｎ１０ＦＦ切換スイツチ、３はＣ
ＰＵ、４．５はそれぞれｃｐＵのＮＭＩ（ノンマスカブ
ル中インタラブド）。
る。第１図において１はプログラマブルタイマー（ＰＴ
Ｍ）、２はデバッグ０Ｎ１０ＦＦ切換スイツチ、３はＣ
ＰＵ、４．５はそれぞれｃｐＵのＮＭＩ（ノンマスカブ
ル中インタラブド）。
ＩＲＱ（インタラブド噂リクエスト）の入力線である。
さて、１ステップ実行やトレース等の機能を実現するた
めには、デバッグ中のプログラムの一命令を実行する毎
にデバッガに制御を戻す機能が必要であるが、これを次
のような方法で実現している。すなわち、デバッガを起
動する時にはスイッチ２をＰＴＭＩの出力線がＣＰＵの
ＮＭＩに接続される様にセットする。ここでデバッガか
らデバッグ中のプログラムに制御を戻すための命令（割
込みからの復帰命令）の実行に要する時間ｔ１、ＣＰＵ
の命令セットのうち実行時間が最少の命令の実行時間ｋ
ｊｔとし、ＣＰＵのクロック間隔ｆｃとすると通常ｃ
（ｔｌである。丁なわちＰＴＭＩにセットできる最小
時間単位ｉｃとするとｔｌ＜ ｔ ＜ ｔ。
めには、デバッグ中のプログラムの一命令を実行する毎
にデバッガに制御を戻す機能が必要であるが、これを次
のような方法で実現している。すなわち、デバッガを起
動する時にはスイッチ２をＰＴＭＩの出力線がＣＰＵの
ＮＭＩに接続される様にセットする。ここでデバッガか
らデバッグ中のプログラムに制御を戻すための命令（割
込みからの復帰命令）の実行に要する時間ｔ１、ＣＰＵ
の命令セットのうち実行時間が最少の命令の実行時間ｋ
ｊｔとし、ＣＰＵのクロック間隔ｆｃとすると通常ｃ
（ｔｌである。丁なわちＰＴＭＩにセットできる最小
時間単位ｉｃとするとｔｌ＜ ｔ ＜ ｔ。
十ｔ、となるような時間ｔが経過した後に割込みを発生
させるようにＰＴＭｌに起動することは可能である。丁
なわち、ＰＴＭ１’に時間ｔが経過した後に割込みが発
生するようにセットしておき、時間ｔが経過した後に割
込み全発生させ、制御をデバッガに次子。□このように
して、割込みが発生したタイミングでデバッガに制御を
次子ことにより、デバッグ中のプログラムの１ステツプ
毎にデバッガに制御を戻す機能を実現する。通常のシス
テムでは、ＰＴＭ１’ｌｋシステム内に所有している場
合が多いので、この方式を採用することによって特別な
回路をシステムに付加することなしに上述のデバッグ機
能を容易に実現することか可能である。
させるようにＰＴＭｌに起動することは可能である。丁
なわち、ＰＴＭ１’に時間ｔが経過した後に割込みが発
生するようにセットしておき、時間ｔが経過した後に割
込み全発生させ、制御をデバッガに次子。□このように
して、割込みが発生したタイミングでデバッガに制御を
次子ことにより、デバッグ中のプログラムの１ステツプ
毎にデバッガに制御を戻す機能を実現する。通常のシス
テムでは、ＰＴＭ１’ｌｋシステム内に所有している場
合が多いので、この方式を採用することによって特別な
回路をシステムに付加することなしに上述のデバッグ機
能を容易に実現することか可能である。
また、このような構成はデバッガの負担を増大させる要
因となるものではないことが理解される筈である。
因となるものではないことが理解される筈である。
デバッガの動作の理解を助けるための７０−チ５−
ヤード全示す第２図に従って更に詳細に説明する。
まス、ノンマスカブルインタラブド（ＮＫＩ）がプログ
ラマブルタイマー（ＰＴＭ）により起されると、制御は
第２図に示す動作に移る。ステップ（１）では現在性わ
れている操作がトレース中であるか否かを判定する。ト
レース中であればコネクターＹ側に制御が移り、ステッ
プ（２）の動作を行う。
ラマブルタイマー（ＰＴＭ）により起されると、制御は
第２図に示す動作に移る。ステップ（１）では現在性わ
れている操作がトレース中であるか否かを判定する。ト
レース中であればコネクターＹ側に制御が移り、ステッ
プ（２）の動作を行う。
すなわち、トレース情報の出力を行う。次にステップ（
３）に移り、トレース操作が終了したか否かの判定を行
う。トレース操作が終了していなければ、ノー「ＮＯ」
の側のコネクターＮ ＠ＩＩ ＩＣ制御が移り、ステッ
プ（１１）以降を実行する。ステップ（３）でトレース
操作が終了している判定ならば、制御はｒＹｅｓＪの側
のコネクターＹに移り、ステップ（４）に移り、テハッ
グ情報の表示を行う。次にステップ（５）では操作卓よ
りのコマンド入力を待つ。ステップ（６）で ６− はステップ（５）で入力されたコマンドが実行コマンド
であるか否か全判定する。実行コマンドであれば、「Ｙ
ｅＳ」の側のコネターＹに制御は移り、ステップ（１２
） 全実行する。ステップ（６）の判定において、ステ
ップ（５）で入力されたコマンドが実行コマンドでなけ
れば制御は「ＮＯ」の側、即ち、ステップ（７）に移る
。ステップ（７）では、ステップ（５）で入力すしたコ
マンドがトレースコマンドであるか否かの判定を行う。
３）に移り、トレース操作が終了したか否かの判定を行
う。トレース操作が終了していなければ、ノー「ＮＯ」
の側のコネクターＮ ＠ＩＩ ＩＣ制御が移り、ステッ
プ（１１）以降を実行する。ステップ（３）でトレース
操作が終了している判定ならば、制御はｒＹｅｓＪの側
のコネクターＹに移り、ステップ（４）に移り、テハッ
グ情報の表示を行う。次にステップ（５）では操作卓よ
りのコマンド入力を待つ。ステップ（６）で ６− はステップ（５）で入力されたコマンドが実行コマンド
であるか否か全判定する。実行コマンドであれば、「Ｙ
ｅＳ」の側のコネターＹに制御は移り、ステップ（１２
） 全実行する。ステップ（６）の判定において、ステ
ップ（５）で入力されたコマンドが実行コマンドでなけ
れば制御は「ＮＯ」の側、即ち、ステップ（７）に移る
。ステップ（７）では、ステップ（５）で入力すしたコ
マンドがトレースコマンドであるか否かの判定を行う。
判定の結果、トレースコマンドであれば、制御はステッ
プ（７）の［Ｙ ｅ８ Ｊの側のコネクターＹＫ移り、
ステップ（８）のトレース情報のセット動作を行う。ま
た、判定の結果、トレースコマンドでなげれば、制御は
「ＮＯ」の側に移る。
プ（７）の［Ｙ ｅ８ Ｊの側のコネクターＹＫ移り、
ステップ（８）のトレース情報のセット動作を行う。ま
た、判定の結果、トレースコマンドでなげれば、制御は
「ＮＯ」の側に移る。
すなわち、ステップ（９）全実行する。ステップ（９）
では、現在の操作が１ステツプの実行か否か全判定する
。１ステツプの実行でなければ、制御はステップ（１０
）に移り、コマンドの解釈を行い、ステップ（４）の実
行へと行（。ステップ（９）で、１ステツプの実行なら
ば、制御はステップ（１１）のＰＴＭのセットを行い、
ステップ（１２）のＲＴＩ（リターン嗜フロムΦインタ
ラブド）を実行する。すなわち１次のトレース又はデバ
ッグが行われるプログラムのステップへ戻る。
では、現在の操作が１ステツプの実行か否か全判定する
。１ステツプの実行でなければ、制御はステップ（１０
）に移り、コマンドの解釈を行い、ステップ（４）の実
行へと行（。ステップ（９）で、１ステツプの実行なら
ば、制御はステップ（１１）のＰＴＭのセットを行い、
ステップ（１２）のＲＴＩ（リターン嗜フロムΦインタ
ラブド）を実行する。すなわち１次のトレース又はデバ
ッグが行われるプログラムのステップへ戻る。
以上の説明ではプログラマブルタイマーが１つであるか
の様に説明したが、通常の電子計算機システムでは複数
個持っている。更にこれらを使用するチャンネルも複数
個持っているので、使用していないチャンネルがある場
合には、それ全デバッガに割当てればよ〜）。しかし、
全てのチャンネルが使用され【いる場合でも、デバッグ
時には不要なチャンネルがあるので（飼えばタイムスラ
イスに使用しているチャンネル等）をデバッグ用に割当
てれば、これを解決できる。
の様に説明したが、通常の電子計算機システムでは複数
個持っている。更にこれらを使用するチャンネルも複数
個持っているので、使用していないチャンネルがある場
合には、それ全デバッガに割当てればよ〜）。しかし、
全てのチャンネルが使用され【いる場合でも、デバッグ
時には不要なチャンネルがあるので（飼えばタイムスラ
イスに使用しているチャンネル等）をデバッグ用に割当
てれば、これを解決できる。
本発明は以上のように構成されかつ動作するため、多（
のシステムで通常装備しているプログラマブルタイマー
をデバッグ時に使うことにより、デバッガの負担を増丁
ことなしに１ステツプの実行、トレースのためのデバッ
グ専用回路を不要とすることができる。従って、本発明
のデバッグ方式は汎用性が与えられ、その用途は極めて
人混なものとなる。
のシステムで通常装備しているプログラマブルタイマー
をデバッグ時に使うことにより、デバッガの負担を増丁
ことなしに１ステツプの実行、トレースのためのデバッ
グ専用回路を不要とすることができる。従って、本発明
のデバッグ方式は汎用性が与えられ、その用途は極めて
人混なものとなる。
第１図はシステムブロック図の一部であり、第２図は制
御プログラム（デバッガ）を示すフローチャートである
。 ここで、１・・・プログラマブルタイマー、２・・・デ
バッグＯＮ１０ Ｆ Ｆスイッチ、３・・・ｃｐｔＨ１
４・・・ＮＭＩ入力線、５・・・ＩＲＱ入力線である。 ９− 第１ 図
御プログラム（デバッガ）を示すフローチャートである
。 ここで、１・・・プログラマブルタイマー、２・・・デ
バッグＯＮ１０ Ｆ Ｆスイッチ、３・・・ｃｐｔＨ１
４・・・ＮＭＩ入力線、５・・・ＩＲＱ入力線である。 ９− 第１ 図
Claims (1)
- プログラムのデバッグ又はトレース時に制御プログラム
により１ステツプの実行時間より長くかつ該ｌステップ
に連続する次ステツプの実行に至らない時間をプログラ
マブルタイマーに設定し、被デバツグ又は被トレースプ
ログラムの１ステツプの終了時ごとに前記プログラマブ
ルタイマーによる割込みを発生させて制御を制御プログ
ラムに戻すこと１ｉ−特徴とするデバッグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142393A JPS5846447A (ja) | 1981-09-11 | 1981-09-11 | デバツグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142393A JPS5846447A (ja) | 1981-09-11 | 1981-09-11 | デバツグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846447A true JPS5846447A (ja) | 1983-03-17 |
Family
ID=15314310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142393A Pending JPS5846447A (ja) | 1981-09-11 | 1981-09-11 | デバツグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625379B1 (en) * | 1999-10-14 | 2003-09-23 | Asahi Kasei Kogyo Kabushiki Kaisha | Light-conducting plate and method of producing the same |
| JP2006003914A (ja) * | 2000-06-23 | 2006-01-05 | Samsung Electronics Co Ltd | 新規な導光板構造を有する液晶表示装置 |
-
1981
- 1981-09-11 JP JP56142393A patent/JPS5846447A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625379B1 (en) * | 1999-10-14 | 2003-09-23 | Asahi Kasei Kogyo Kabushiki Kaisha | Light-conducting plate and method of producing the same |
| JP2006003914A (ja) * | 2000-06-23 | 2006-01-05 | Samsung Electronics Co Ltd | 新規な導光板構造を有する液晶表示装置 |
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