JPS5846051B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS5846051B2
JPS5846051B2 JP52010295A JP1029577A JPS5846051B2 JP S5846051 B2 JPS5846051 B2 JP S5846051B2 JP 52010295 A JP52010295 A JP 52010295A JP 1029577 A JP1029577 A JP 1029577A JP S5846051 B2 JPS5846051 B2 JP S5846051B2
Authority
JP
Japan
Prior art keywords
layer
polycrystalline
thickness
semiconductor
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP52010295A
Other languages
English (en)
Other versions
JPS5294781A (en
Inventor
ミシエル・ド・ブルビソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS5294781A publication Critical patent/JPS5294781A/ja
Publication of JPS5846051B2 publication Critical patent/JPS5846051B2/ja
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28525Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32131Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
    • H01L21/32132Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/02Contacts, special

Description

【発明の詳細な説明】 本発明は不純物ドープ多結晶半導体材料から局部拡散に
より単結晶半導体材料内に不純物ドープ半導体領域を形
成する半導体装置の製造方法に関するものである。
プレーナ型の半導体装置、特に高周波バイポーラトラン
ジスタを具える半導体装置を製造する場合、拡散領域の
寸法が極めて小さく、特にエミッターベース接合及びベ
ース−コレクタ接合の深さが極めて浅いため、技術的な
製造上の難点が生じる。
特にエミッタ領域はその深さが浅く且つ横方向の寸法が
小さいためそのpn接合とベース領域とを短絡すること
なくこのエミッタ領域に接点を設けるのは困難である。
斯る困難を除去するために既知の半導体装置の製造方法
では半導体本体の主表面の単結晶材料に保護絶縁層を設
け、この絶縁層に、単結晶半導体材料を露出する少くと
も1個の窓をあけ、この窓を経て前記主表面にドープ不
純物を含む多結晶半導体材料の層を堆積し、この窓の区
域のドープ不純物を多結晶半導体材料から単結晶半導体
材料内に拡散して拡散不純物でドープされた1個以上の
半導体領域を単結晶半導体材料内に形成し、且つ前記窓
内の多結晶材料に夫夫設けた金属層によって前記半導体
領域にオーム接点を形成するようにしている。
斯る方法ではベース領域の拡散後エミッタ領域に対応す
る開口を保護層に形成する工程までブレーナ型のトラン
ジスタを製造する工程をすでに施した単結晶珪素のスラ
イス片に、ドープ不純物を多量に含有する多結晶珪素の
層を堆積するようにしている。
従ってスライス片の単結晶材料には上記開口を経て多結
晶層から不純物を局部的に拡散する。
エミツク接点を設ける場合には前記窓を経て多結晶層に
アルミニウム層を直接段まることができる。
このアルミニウム接点を形成する場合にはアルミニウム
と多結晶半導体材料のと間に反応が起るが単結晶材料に
形成される拡散領域はアルミニウムに対し作用を受けな
い。
本発明は、多結晶半導体層を上述したように使用する場
合にも上述した利点以外に種々の難点が生ずると云う事
実を基として戒したものである。
又、多結晶半導体材料もそのドープ不純物の濃度を著し
く高くする場合にはその固有抵抗が接点に用いる慣例の
金属例えばアルミニウムの固有抵抗よりも著しく高くな
る。
これがためエミッタ直列抵抗は僅かだけしか増大しない
一般にこのエミッタ直列抵抗は最小にするのが好適であ
る。
一般に主表面に堆積された不純物ドープ多結晶半導体材
料の層は、最終半導体装置では何れの個所にも使用され
ず、むしろ局部的に不所望となる。
従って斯る多結晶半導体層は主表面の成る部分に限定す
る必要があり、この目的のため斯る多結晶半導体層は例
えば慣例のホトエツチング(写X食刻)処理により成る
パターンに形成する必要がある。
斯る処理で形成した多結晶層のパターンの端縁はその高
さが主表面よりも著しく相違するようになる。
斯様に高さが著しく相違すると主表面に設けるべき他の
層に対し高さが不連続となり不所望である。
この場合には金属層に斯る不連続が生じその結果エミッ
タの相互接続が困難となり短絡又は切断等の不所望な事
態が生じるようになる。
本発明の目的は上述した諸欠点を除去し得るようにした
半導体装置の製造方法を提供せんとするにある。
本発明は、半導体本体の主表面の単結晶半導体材料上に
、該材料を露出する少くとも1個の窓を有する保護絶縁
層を設け;該露出主表面に、ドープ不純物を含む多結晶
半導体材料の層を堆積し;前記窓の区域でドープ不純物
を前記多結晶半導体材料から単結晶半導体材料内に拡散
して単結晶半導体材料内に拡散不純物でドープされた1
個以上の半導体領域を形成し;前記窓の多結晶材料に設
けた金属層によって前記半導体領域にオーム接点を夫々
形成するようにした半導体装置を製造するに当り、前記
不純物ドープ多結晶半導体層の厚さを、拡散処理後且つ
金属層を設ける前に減少させるようにしたことを特徴と
する。
本発明は以下に示す事実を基として威したものである。
即ち多結晶層の厚さを充分薄く選択することによって、
金属層と拡散により形成したエミッタとの間の多結晶層
がエミッタ直列抵抗に及ぼす影響及び主表面に設けた他
の層、例えば金属層の不所望な不連続を減少させること
ができる。
しかし一方では多結晶層によって、下側の単結晶半導体
材料に拡散され不純物ドープ領域を形成する必要のある
ドープ不純物の容器を形成する必要がある。
特に形成すべき不純物ドープ領域のドープ不純物の濃度
を著しく高くして例えばバイポーラトランジスタのエミ
ッタとして用いる必要がある場合及びこの不純物ドープ
領域の表面濃度を高くして良好な接点を得るようにする
必要がある場合には多結晶層のドープ不純物の濃度は拡
散により著しく減少し過ぎないようにする。
しかし、この目的のためには不純物ドープ多結晶層の厚
さを充分厚くする必要がある。
従って本発明は、原理的には多結晶層の厚さを、拡散領
域の形成時は充分な厚さとし、その後充分な所望の厚さ
まで減少させるようにしたものである。
又、本発明は、半導体本体の主表面の単結晶半導体材料
上に、該材料を露出する少くとも1個の窓を有する保護
絶縁層を設け;該露出主表面に、ドープ不純物を含む多
結晶半導体材料の層を堆積し;前記窓の区域でドープ不
純物を前記多結晶半導体材料から単結晶半導体材料内に
拡散して単結晶半導体材料内に拡散不純物でドープされ
た1個以上の半導体領域を形成し;前記窓の多結晶材料
に設けた金属層によって前記半導体領域にオーム接点を
夫々形成するようにした半導体装置を製造するに当り、
少くとも金属層を設ける前に、半導体本体の主表面の1
部分のみを被覆し且つ前記窓により夫々露出された単結
晶半導体材料の部分全体を被覆する所望パターンを前記
多結晶半導体材料の層により形威し;且つ前記多結晶半
導体層の厚さを減少させてその残存する厚さが形威すべ
き金属層の厚さの5分の1以下となるようにしたことを
特徴とする。
上述した既知の方法では拡散処理中酸化雰囲気を既知の
ように用いて多結晶材料を層厚の1部分に亘って酸化す
ることができる。
拡散源として砒素又は燐ドープ多結晶珪素を用いて下側
単結晶珪素に不純物添加(ドープ)する場合、この既知
の方法の利点は、形威される酸化珪素が前記ドープ不純
物の蒸発を阻止し、多結晶珪素の詰め込み効果が発生し
て、形威される酸化珪素によって前記不純物が追い出さ
れる点にある。
しかし、この酸化作用を用いる場合における多結晶珪素
層の最初の厚さが減少する程度は拡散に選択した温度及
び時間に左右される。
不純物添加多結晶珪素層の厚さの所定の減少を伴う酸化
雰囲気中におけるこの既知の拡散は本発明方法にも用い
ることができる。
第1の例ではこの結果として拡散処理後の厚さの減少を
増大させる。
第2の例では多結晶層の厚さの減少を制限することがで
き、特に多結晶層の最初の厚さを厚く選択しない場合に
は拡散処理中の厚さの減少量に制限することができる。
多結晶層は略々前記窓に制限するのが好適である。
単結晶半導体表面の1部分が金属層と直接接触するのを
阻止するために、本発明の好適例では多結晶半導体層を
窓とオーバラップすると共に窓の縁部から横方向に突出
する部分に制限する。
多結晶半導体層の厚さは薄くしであるため、多結晶層の
上記突出部分の縁部における急激の高さの変化を小さく
維持することができるので、金属層への悪影響を軽減す
ることができる。
金属層の形成後に1個以上の他の層を主表面上に設ける
必要があるときは、この層を下側層構造上に直接設けな
い場合でも下側の層構造の急激な高さの変化の結果とし
て切れ目や裂は目が発生し得るようになる。
特に多層配線の場合には導電接続の切断が1個以上の配
線層において起り得ると共に、2個の順次の配線層を分
離する絶縁層に切れ目や裂は目が発生することによって
不所望な短絡接続か起り得る。
斯る不所望な現象を軽減するために、本発明の好適例で
は金属層の形成前に多結晶半導体層の厚さを形成すべき
斯る追加の層の厚さの5分の1以下に又は形威すべき複
数の追加の層の中で最も薄い層の厚さの5分の1以下に
減少させる。
既に述べたように、本発明は単結晶半導体材料内に高不
純物表面濃度の高不純物ドープ領域を形威することが特
に重要である。
多結晶層中には高濃度のドープ不純物を含ませるのが好
適である。
この目的のために本発明の好適例では堆積多結晶半導体
材料をドープ不純物で完全に又は略々飽和させる。
ここで「略々飽和」の意味は半導体技術の分野において
許容し得るドープ不純物の濃度の限界範囲が比較的広い
ことと関連して考える必要がある(この分野では半導体
本体内の順次の点の不純物濃度を対数スケール上にプロ
ットして表わすのが普通である)。
これがため、本例では飽和濃度の10分の1の濃度でも
「略々飽和」とみなしている。
不純物ドープ多結晶層は、拡散処理中窓の区域において
多結晶層内のドープ不純物が著しく低下しない程度に充
分な厚さに設けるのが好適である。
このようにして所望の高不純物表面濃度を拡散領域の形
成中維持することができる。
本発明の好適例では前記多結晶層の厚さを、拡散処理中
窓の区域における多結晶層内のドープ不純物の量が最大
で4分の3だけ減少して拡散処理の終了時にドープ不純
物の最初の量の少くとも4分の1が多結晶材料中に残存
するように選択する。
本発明と関連して既に説明したように、金属接点層及び
追加の層の形成前の多結晶層の厚さの減少は有益である
しかし、既に知られているように、多結晶層自体は窓の
区域に残して下側に形成される拡散領域を金属との反応
から保護する必要がある。
好適例では、この目的のために多結晶層の厚さをオーム
接点の形成時に金属層に溶解する半導体材料部分の厚さ
の1〜10倍の値に減少させる。
ブレーナ半導体装置、特に浅い拡散領域を用いる装置上
に接点を設ける場合には、実際上半導体材料と金属の共
融温度より低い温度で良好なオーム接点を形威し得る金
属を選択して、珪素上にアルミニウム接点を設ける場合
のように半導体材料が多くとも金属内に固溶相で入り得
る程度にするのが好適である。
実際の例では、多結晶半導体層の厚さは殆んどの場合0
.03〜0.2μmの範囲、好適には0.05〜0.1
5μmの範囲の値に減少させることができる。
これらの値は不純物ドープ多結晶珪素とアルミニウム接
点層を用いるときに良好な結果が得られることを確かめ
た。
図面につき本発明を説明する。
本発明の構成を明瞭とする為に図面の各部の寸法は実際
の装置に比例するものではなく、特に厚さ方向の寸法を
拡大した。
第1図は本発明方法によって得ることのできるブレーナ
型のトランジスタを示す。
このトランジスタは例えば集積回路の一素子とする。
半導体単結晶より成るスライス片の主表面に単結晶領域
12を位置させる。
この単結晶領域12は例えばエピタキシアル層とする。
上記の主表面においてこの単結晶領域を絶縁材料より戊
る保護層13で被覆する。
本例の場合半導体単結晶を珪素とする。
上記の領域12は少くとも部分的にトランジスタのコレ
クタを構成する。
写真食刻処理によって主表面に形成した孔を経て酸化雰
囲気中で局部拡散を行なう既知の拡散処理によって、領
域12の導電型とは反対の導電型のベース領域15を得
る。
この拡散中に窓の孔内に酸化物層が形成される為、保護
層は主表面全体に亘って延在する。
ベース領域15の上で上記の保護層に孔(開口)16を
あけ、この孔1Gを経てドープ不純物の多い半導体材料
より成る多結晶層によってエミッタ領域17を拡散する
この多結晶層は上記の不純物に対する不純物源となる。
この不純物は、ベース領域の導電型とは反対の導電型、
すなわち単結晶スライス片の領域12と同じ導電型をエ
ミッタ領域に与えるように選択する。
第1図のトランジスタ上の多結晶層23は本発明方法の
後の方の工程で肉薄にした後のものを示す。
更に、この多結晶層は写真置割により第1図に示す島1
8としての1個以上の部分に形成した。
またベース領域15上で保護層13に孔19をあけ、こ
の孔を経てベース領域15に接点を形成しうるようにす
る。
前記の主表面上に少くとも1個の金属層を堆積し、この
金属層を写真食刻処理により1個以上の接点部を有する
所望のパターンの形状とする。
第1図にはべ一穴領域との接点部20と、エミッタ領域
との接点部21とを示す。
接点部21は多結晶の島18を介してエミッタ領域17
とオーム接触する。
集積回路において通常行なわれているように保護層13
上には接点部21の延長部21aを設け、トランジスタ
のエミッタを回路の他の素子に電気的に接続するように
する。
別個のトランジスタの場合には、幅狭で並列の数個のエ
ミッタ領域17を電気的に相互接続しうるとともに接続
導線を共通接続個所に容易に半田付しうる上述したよう
な延長部をも一般に前記の接点部に設ける。
接点部21から延長部21aに転移する位置の金属層に
より多結晶の島18の急激な縁部23′を被覆する。
金属層の表面ではこの縁部23′上で高さに差が生じ、
不連続個所24が形成される。
半導体の多結晶層は肉薄とするも、この多結晶層の残り
の厚さを、島18の多結晶層が接点部21の金属の浸入
に対してエミッタ領域17を有効に保護するのに依然と
して充分な厚さとする。
しかしこの半導体の多結晶層の残りの厚さは接点部21
の金属の厚さの5分の1よりも小さくし、多結晶の島1
8の縁部23′の高さの差に加わる不連続個所24が接
点部21と延長部21aとの間の電気接続の特性に著し
い悪影響を及ぼさないようにする。
第1図に線図的に示すトランジスタの製造方法を2つの
実施例、すなわち第2a〜2d図の第1実施例と第3a
〜3d図の第2実施例につき説明する。
これら第2および3図は種々の製造工程の細部を示し、
これら細部は第1図のI−I線と■−M線との間に位置
する部分に相当する。
第1の実施例によれば、出発材料を単結晶のスライス片
とし、その主表面に厚さが3μmで固有抵抗が約0.7
Ω−ののn型エピタキシアル層12を設ける。
窓をあけた0、3μmの厚さのSiO2保護層を用いて
酸化雰囲気中で硼素を局部拡散することにより、厚さが
0.8μmのp型ベース領域15を既知のようにして形
成する。
形成された保護層13は既知のように厚さが0.1μm
の窒化珪素層(図示せず)で被覆する。
この保護層13には、形成すべきトランジスタのベース
領域15に処理を行なう孔16を既知のようにして形成
する。
この孔16はトランジスタのエミッタを所望形状にする
形状とする。
次に、既知のように、シラン(S I H4)の容量部
に対し0.003容量部の水素化砒素(A s Hs
)を添加して戊るシランを熱分解して約650℃の温度
で珪素を堆積することにより主表面上に多結晶層31を
形成する。
この堆積中に砒素の濃度は約4・1020〜7・102
0原子/べの高濃度となり(固有抵抗は0.00IQ−
cm程度である)、この濃度は堆積温度における最大溶
解度(約3・1021原子/−)の10分の1よりも大
きい値である。
多結晶珪素層31はこの層の1cf?L当り約1.5−
1016〜3−1016原子の砒素を有する。
この多結晶珪素層31は約0.4μmの厚さに堆積する
これにより得た工程を第2a図に示す。
次に、例えば弗化水素酸、硝酸、酢酸等を含む珪素に対
する腐食液を用いて写真食刻処理を行なうことにより、
珪素の多結晶層を孔16に重なる島32を有するパター
ンに形成する(第2b図参照)。
この工程における多結晶層32は幾分肉厚とし、これに
より特に不純物源として作用する多結晶層32が拡散前
にこの多結晶層中に最初に存在した不純物のもとの量の
少くとも4分の1を拡散後に維持する場合に、内方拡散
不純物の表面濃度が高いエミッタ区域が後に得られるよ
うにする。
この目的の為には、多結晶層31および32の厚さをエ
ミッタ領域の拡散深さの115よりも厚く選択するのが
好適である。
拡散は、85℃において水蒸気で飽和されている酸素雰
囲気中で1000℃の温度で1時間スライス片を加熱す
ることにより行なう。
これにより形成されたエミッタ領域17(第2c図参照
)の厚さは約0.3μmとなり、その表面濃度は1・1
02゜〜2・1020原子/crAとなった。
多結晶珪素を酸化することにより、0.6μmの厚さの
酸化物層33を形成する。
珪素の酸化中に生じる材料の体積の増大を考慮すると、
酸化の為に多結晶層の厚さの減少が0.27μmとなる
為、厚さが0.13μmの珪素の多結晶層34が残存す
る。
酸化中は、形成されている酸化物から砒素が放出される
為、残−存する多結晶珪素中の不純物濃度は5・102
0〜10・1020原子/crAに増大され、この不純
物濃度は珪素の多結晶層34中の1d当り約0.7・1
016〜1,5・1016原子の残存量に相当し、もと
の量の半分よりも僅かに少なくなる。
形成された酸化物層33を弗化水素酸に溶解させるとい
う既知方法で除去する。
保護層13の酸化物上には上述した窒化珪素層が存在す
るので、この保護層が食刻されて除去されることは防ぐ
ことができる。
この保護層には別の孔(開口)を形成して他の半導体領
域への接続に供せしめることが必要である場合には、こ
れら領域における窒化物を予め除去できるので、酸化物
層33を食刻して除去する間に前記側の孔を保護層13
中に形成する。
次いで金属接点層を設けてこの層を既知の方法により多
結晶珪素の島34の接点部21およびエミッタを相互接
続するための金属層の隣接部21a(第2図d参照)を
有する所望パターンに形成する。
この目的のために、既知方法により厚さ0.08μmの
アルミニウム層を真空蒸着で形成し、続いてこのアルミ
ニウム層を既知の写真食刻工程によって上述したパター
ンに形成する。
多結晶珪素の島の残りの部分34の厚さを接点部21お
よび延長部21aを形成する金属層の厚さの115より
も薄くするので、前記金属層中の島34の縁部における
アルミニウム層の下層の高さの差が著しく不連続となっ
たとしても、この高さの差を無視することができる。
さらに、スライス片を加熱して接点の電気的特性を改善
する期間および又は例えば得られた半導体装置を組立て
るというその後の工程期間中は、エミッタ領域の半導体
材料上に形成されている接点部21の金属の溶解効果か
らエミッターベース接合を十分に保護することが有益で
ある。
このため島の残りの部分34の厚さを接点部の金属によ
って現実に溶解される厚さの1〜10倍間の厚さとする
ことが好適である。
この溶解される厚さは珪素とこれと関連する金属、この
場合アルミニウムの二元系状態図から理論的に導出でき
る少なくとも局部的な厚さよりも、はるかに大きいこと
が判った。
良好な接触を維持させるためには、アルミニウム層を形
成した後に全体を例えば450°Cないし500℃の間
の温度で15分ないし30分の間加熱する。
多結晶材料の溶解される部分の厚さを局部的に0.01
5ないし0.04μmとすることができることが判った
この厚さは多結晶層34の厚さく0.13μm)よりも
小さい溶解される厚さの1/10よりも太きい。
第2図aないしdは本発明の第2実施例による方法を説
明するための説明図である。
この実施例では、1つのレベルに1個の金属層を有する
トランジスタを製造する場合につき説明する。
しかしながら、本発明はこの実施例に限定されるもので
はなく本明細書の頭初にも説明した型のp −n接合を
有し、しかも表面濃度の大きい薄い拡散領域を使用する
半導体装置にも一般に適用できるものである。
さらに、本発明を実装密度が高く、シかも金属接続を異
なるレベルで行なう(いわゆる多重層配線)集積回路に
使用しても好適である。
本発明の好適実施例に従って、厚さを減少させた後の多
結晶層34の残りの部分の厚さを主表面上に金属接点層
後に形成した最も薄い余分な層の厚さの115よりも薄
くする場合には、品質の良い製品を得ることができると
共に、生産量を高めることができる。
さらに、上述した実施例において説明した詳細な事項を
本発明の範囲を逸脱することなく変形することができる
特に、多結晶層中に他のドープ不純物、例えば燐を使用
することができるし、またアクセプタ不純物、特に硼素
をp型頭域を拡散によって形成する必要がある場合に使
用することができる。
燐ドープ多結晶珪素に堆積するための混合気体において
は例えばS IH4の容量部に対し0.003容量部の
PH3を使用する。
この場合前記珪素は0.001Ω・□程度の固有抵抗を
得る。
硼素の場合には、例えば0.005容量部のB2H6を
SiH4の容量部に対して使用する。
この場合には、固有抵抗が0.005Ω・の程度の珪素
を得る。
多結晶層の初期の厚さであっても、これに堆積が行なわ
れるので、前記厚さが0.2および0.8μmの間、好
ましくは0.2および0.5μmの間にある場合には一
般にはその厚さで十分であることが判った。
部分的に除去した後に、層の残りの部分の厚さを0.0
3および0.2μmの間、好ましくは0.05および0
.15μm間とすることができる。
接点に使用されるアルミニウム層の厚さを好ましくは0
.7および1.5μm間とすることができる。
先に説明した実施例では、熱拡散処理の期間に酸化処理
のみを使用して多結晶層の厚さを減少させているが、所
望ならば、この熱拡散処理を各工程において実施し、こ
れら工程の合間に形成された酸化物層を除去するように
もすることができる。
その結果、多結晶層の厚さを、酸化時間の関数としての
酸化物成長の非直線的特性を考慮しても、全体的には等
しい拡散時間で著しく減少させることができる。
1回の酸化処理当り除去される材料の量を、所望ならば
拡散を行なう雰囲気の酸化容量を変えることによって減
少させることができる。
この変化は例えば拡散空間中の酸素の量を減少させるか
、あるいは続いて拡散処理中に気体雰囲気の成分を変え
ることによって行なうことができる。
拡散期間に多結晶層の厚さを減少させると満足する結果
を得ることができるし、また所定の厚さの拡散領域を形
成する際に除去される部分の厚さを変化させることがで
きるけれども、拡散工程に必要な時間と温度とを結合さ
せて制限を設けることによって最終的には最適な厚さを
得ることができる。
すでに拡散工程中に多結晶層の厚さを減少させている場
合および前記拡散工程中にかような厚さ変化が行なわれ
ない場合には、本発明の上述した第1実施例に従って拡
散処理後に多結晶層を薄くすることができる。
この目的のために、一般には厚さを減らす方法を選択し
て、十分に低い温度を使用して、ドープ不純物が燐また
は硼素であるときは例えば700℃以下の珪素温度およ
びドープ不純物が硼素であるときは例えば850℃以下
の珪素温度において夫々ドープ不純物の著しい拡散が生
じ得ないようにする。
また、例えばほぼ室温で行なう工程を使用して厚さを減
少させることができる。
本発明の好適実施例によれば、拡散工程後に多結晶材料
を電気分解で酸化させることもできる。
この方法は以下の説明からも明らかなように著しく浅い
深さにまで拡散させた後に使用して特に好適である。
拡散工程後に厚さを減少させる場合には、他の工程、例
えば既知方法の如く多結晶層を遅効腐食剤中で調整速度
で部分的に食刻することによってこの厚さの減少を行な
うことができる。
この食刻を電気分解的に実施することもでき、この場合
には食刻速度を電気的に制御することが可能であるので
、実際には除去される材料の量を制御することができる
層の厚さを既知のように稀釈気体中でプラズマ食刻する
ことによって減少させることもできる。
本発明の実施例を、第3a〜3d図につき説明する。
この実施例においては、拡散処理の後に、電解酸化によ
って、多結晶半導体層の厚さを減少させる。
第3a図はトランジスタを有する半導体装置の一部の製
造工程の一状態を示づ。
この状態は、第2a図に関する第1実施例を示す状態と
同じである。
出発材料は単結晶半導体スライス片とする。このスライ
ス片は本実施例では珪素で造り、エピタキシャル成長に
より設けられた珪素の主表面に位置する領域12には、
製造すべきトランジスタのベース領域15、およびこの
ベース領域15上に開口16を有する絶縁材料の保護層
を設ける。
前記開口はトランジスタのエミッタの所望の形状とする
第1実施例において説明したように、多結晶珪素層31
を単結晶半導体スライス片の全主表面上に堆積し、この
層内に高濃度の不純物を注入して、領域12と同じ導電
型を形成する。
次に、多結晶珪素層31を島に画成する前に、熱拡散処
理を施してエミッタ領域を形成する。
このとき形成される酸化物層は、前の実施例で説明した
ような方法で除去することができる。
次に珪素層31の厚さを陽極酸化によって減少させるこ
とができる。
この場合、酸化に必要な電位は単結晶半導体スライス片
の全主表面上の珪素層31にわたって供給することがで
きる。
0.12μmの酸化物層36の厚さを得るためには、珪
素の陽極酸化を再現できる方法で行なうことができ、そ
の後にこの層の酸化物層を例えばフッ化水素酸で溶解す
ることができること;ま知られている。
多結晶層の厚さを0.05μmだけ減少させた。
形成された酸化物の溶解を必要とするこのような酸化よ
り構成される工程を必要なだけ何回も繰返すことができ
る。
本実施例によれば、第3a図に示すような状態から開始
される。
この状態は第2a図に示す第1実施例と同じであり、第
1実施例と同様な方法で得られたものである。
第2a図に示す状態は、すなわちn型エピタキシャル層
12を有する珪素スライス片と、拡散p型ベース領域1
5と、エミッタ拡散のための開口16を有する酸化物の
保護絶縁層13と砒素のドープ不純物を多量に含有する
0、4μm厚さの多結晶珪素とから構成されている。
しかし、この場合には、保護層13上の窒化珪素層は省
略している。
拡散処理は上述した所と同じように行なうことができ、
このようにして多結晶珪素層の元の厚さを0.13μm
に減少させた。
次に形成された酸化物を溶解する。
この場合に全主表面上に延在する多結晶珪素は、下側の
絶縁層13を溶解液の作用から保護している。
多結晶珪素層の厚さをさらにエミッタ拡散を続けること
なく、最適な厚さにすることもできる。
このためには微量の水が存在するエチレングリコールに
溶解した硝酸カリウムの0.04N溶液を有する電解槽
を、上述の電解酸化に用いる。
電解槽は温度を40°Cに保つ。
スライス片を陽極酸化する際、80■の起電力を有する
直流電圧源を用い、電流を制御するので酸化の初めには
多結晶珪素層の表面領域のdあたりの電流は10mAと
なる。
10分間の処理の後に、この間にはdあたりの電流はL
mAよりも減少するが、電解は中止される。
次に0.12μmの厚さを有する形成された酸化物層3
6を、上述したような既知の方法で溶解する。
残った多結晶珪素37は0.08μmの厚さを有する。
この小さな厚さでも、浅いエミッタ領域を、その後に設
けられるアルミニウム接点領域の作用から保護するに十
分である。
上述した処理の結果を第3b図に示す。
エミッタ領域17は多結晶層からの不純物拡散によって
形成した。
この多結晶層はエミッタ領域17の高い表面濃度が得ら
れるような厚さに堆積する。
多結晶層をその表面から変化させる前述の電解酸化によ
って、酸化部分36に変え、および薄い残留多結晶層3
7に変えている。
多結晶層を島に両底する前に、多結晶層の厚さを減少さ
せることは、したがい多結晶層は依然スライス片の主表
面を完全に覆っているが、酸化物層36の選択的溶解に
対しては望ましい。
その理由は残留する多結晶層37が、絶縁層のような下
側層を、溶解液の作用から保護するからである。
厚さの減少させた多結晶層37を既知のホトエツチング
(写真食刻)処理によって両底して島、例えば第3c図
の島38を形成する。
次に、残留する接点部でのホトエツチング処理によって
、保護層13内に所望の開口を設ける。
約1μm厚さのアルミニウム層を設け、既知のホトエツ
チング処理によって所望の接点を有する導体パターンを
形成する。
その状態を第3d図に示す。
アルミニウムの接点部21をエミッタの上に設け、多結
晶層の島38を経て電気的にエミッタに接続する。
第1実施例において、すでに説明したように接点部21
を相互接続のためにさらに延長部21aに接続する。
島38のするどい縁部は、その高さが低いために、接点
部21と延長部21aとの間の接合にほとんど影響を与
えない。
トランジスタを有する半導体装置は以上の工程により製
造され、金属接続の第1層を有している。
集積回路の場合には、半導体装置には異なるレベルで1
以上の接続層を設けることが重要である。
この場合、多結晶の厚さが薄いために、島38のするど
い縁部からは不利な影響を受けることはない0 ここで注目すべきことは、本実施例ではアルミニウムよ
り成る第ルベルの接点部および配線は残留する多結晶層
よりもかなり大きい厚さ、例えば他の層の厚さと同じ程
度の厚さを有することができることである。
ゆるやかな傾斜を有し、したがって隣り合う他の層と中
断することなく、これら層を覆うことのできる縁部が得
られるように化学的エツチングによって、このようなア
ルミニウム層をパターン化することは実際には知られて
いる。
その結果、接点部を形成するために0.7〜1.5μm
の厚さを有するアルミニウム層を問題なく用いることが
できる。
【図面の簡単な説明】
第1図は本発明方法によって製造しうるトランジスタの
一部を示す断面図、第2 a t 2 b 、2 cお
よび2d図は本発明方法の一例を用いて第1図に示す型
のトランジスタを製造する種々の製造工程を示す断面図
、第3a 、3b 、3cおよび3d図は本発明方法の
他の例を用いて第1図に示す型のトランジスタを製造す
る種々の製造工程を示す断面図である。 12・・・・・・単結晶領域、13・・・・・・保護層
、15・・・・・・ベース領域、16,19・・・・・
・孔、17・・・・・・エミッタ領域、18・・・・・
・島、20,21・・・・・・接点部、21a・・・・
・・金属層の隣接部(又は延長部)、23゜31、32
・・・・・・多結晶層、23′・・・・・・縁音入24
・・・・・・不連続個所、33・・・・・・酸化物層、
34・・・・・・多結晶珪素の島、36・・・・・・酸
化物層、38・・・・・・島。

Claims (1)

    【特許請求の範囲】
  1. 1 半導体本体の主表面の単結晶半導体材料上に、該材
    料を露出する少くとも1個の窓を有する保護絶縁層を設
    け;該露出主表面に、ドープ不純物を含む多結晶半導体
    材料の層を堆積し;前記窓の区域でドープ不純物を前記
    多結晶半導体材料から単結晶半導体材料内に拡散して単
    結晶半導体材料内に拡散不純物でドープされた1個以上
    の半導体領域を形成し;前記窓の多結晶材料に設けた金
    属層によって前記半導体領域にオーム接点を夫々形成す
    る−ようにした半導体装置を製造するに当り、前記不純
    物ドープ多結晶半導体層の厚さを、拡散処理後且つ金属
    層を設ける前に減少させるようにしたことを特徴とする
    半導体装置の製造方島2 半導体本体の主表面の単結晶
    半導体材料上に該材料を露出する少くとも1個の窓を有
    する保護絶縁層を設け;該露出主表面に、ドープ不純物
    を含む多結晶半導体材料の層を堆積し;前記窓の区域で
    ドープ不純物を前記多結晶半導体材料から単結晶半導体
    材料内に拡散して単結晶半導体材料内に拡散不純物でド
    ープされた1個以上の半導体領域を形成し;前記窓の多
    結晶材料に設けた金属層によって前記半導体領域にオー
    ム接点を夫々形成するようにした半導体装置を製造する
    に当り、少くとも金属層を設ける前に、半導体本体の主
    表面の1部分のみを被覆し且つ前記窓Jこより夫々露出
    された単結晶半導体材料の部分全体を被覆する所望パタ
    ーンを前記多結晶半導体材料の層により形威し;且つ前
    記多結晶半導体層の厚さを減少させてその残存する厚さ
    が形成すべき金属層の厚さの5分の1以下となるように
    したことを特徴とする半導体装置の製造方法。
JP52010295A 1976-02-04 1977-02-03 半導体装置の製造方法 Expired JPS5846051B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR7603093A FR2340619A1 (fr) 1976-02-04 1976-02-04 Perfectionnement au procede de fabrication de dispositifs semiconducteurs et dispositifs ainsi obtenus

Publications (2)

Publication Number Publication Date
JPS5294781A JPS5294781A (en) 1977-08-09
JPS5846051B2 true JPS5846051B2 (ja) 1983-10-14

Family

ID=9168752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP52010295A Expired JPS5846051B2 (ja) 1976-02-04 1977-02-03 半導体装置の製造方法

Country Status (6)

Country Link
US (1) US4124934A (ja)
JP (1) JPS5846051B2 (ja)
CA (1) CA1075371A (ja)
DE (1) DE2704413A1 (ja)
FR (1) FR2340619A1 (ja)
GB (1) GB1572768A (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4221044A (en) * 1978-06-06 1980-09-09 Rockwell International Corporation Self-alignment of gate contacts at local or remote sites
JPS6043656B2 (ja) * 1979-06-06 1985-09-30 株式会社東芝 半導体装置の製造方法
US4291322A (en) * 1979-07-30 1981-09-22 Bell Telephone Laboratories, Incorporated Structure for shallow junction MOS circuits
FR2466101A1 (fr) * 1979-09-18 1981-03-27 Thomson Csf Procede de formation de couches de silicium polycristallin localisees sur des zones recouvertes de silice d'une plaquette de silicium et application a la fabrication d'un transistor mos non plan autoaligne
JPS56160034A (en) * 1980-05-14 1981-12-09 Fujitsu Ltd Impurity diffusion
JPS57102070A (en) * 1980-12-17 1982-06-24 Nec Corp Semiconductor device
JPS57184217A (en) * 1981-05-08 1982-11-12 Fujitsu Ltd Manufacture of semiconductor device
US4888297A (en) * 1982-09-20 1989-12-19 International Business Machines Corporation Process for making a contact structure including polysilicon and metal alloys
JPS59124717A (ja) * 1982-12-31 1984-07-18 Rohm Co Ltd ポリシリコン電極形成方法
US5242844A (en) * 1983-12-23 1993-09-07 Sony Corporation Semiconductor device with polycrystalline silicon active region and method of fabrication thereof
US4512073A (en) * 1984-02-23 1985-04-23 Rca Corporation Method of forming self-aligned contact openings
US4609568A (en) * 1984-07-27 1986-09-02 Fairchild Camera & Instrument Corporation Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes
US4589928A (en) * 1984-08-21 1986-05-20 At&T Bell Laboratories Method of making semiconductor integrated circuits having backside gettered with phosphorus
US5061986A (en) * 1985-01-22 1991-10-29 National Semiconductor Corporation Self-aligned extended base contact for a bipolar transistor having reduced cell size and improved electrical characteristics
US5045916A (en) * 1985-01-22 1991-09-03 Fairchild Semiconductor Corporation Extended silicide and external contact technology
US5227316A (en) * 1985-01-22 1993-07-13 National Semiconductor Corporation Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size
JPH0658912B2 (ja) * 1985-05-07 1994-08-03 日本電信電話株式会社 バイポーラトランジスタの製造方法
US5518937A (en) * 1988-03-11 1996-05-21 Fujitsu Limited Semiconductor device having a region doped to a level exceeding the solubility limit
US5270224A (en) * 1988-03-11 1993-12-14 Fujitsu Limited Method of manufacturing a semiconductor device having a region doped to a level exceeding the solubility limit
US5246877A (en) * 1989-01-31 1993-09-21 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a polycrystalline electrode region
TW466758B (en) * 1998-10-26 2001-12-01 United Microelectronics Corp Manufacturing method of flash memory
US20050118802A1 (en) * 2003-12-02 2005-06-02 Chang-Sheng Tsao Method for implementing poly pre-doping in deep sub-micron process
US7569470B2 (en) * 2005-05-27 2009-08-04 The Provost Fellows And Scholars Of The College Of The Holy And Undivided Trinity Of Queen Elizabeth Near Dublin Method of forming conducting nanowires

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4939389A (ja) * 1972-08-14 1974-04-12
JPS511586A (ja) * 1974-06-26 1976-01-08 Toyo Kogyo Co Kariugomutokinzokutono setsuchakuhoho

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3664896A (en) * 1969-07-28 1972-05-23 David M Duncan Deposited silicon diffusion sources
DE2315710C3 (de) * 1973-03-29 1975-11-13 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Herstellen einer Halbleiteranordnung
US3864217A (en) * 1974-01-21 1975-02-04 Nippon Electric Co Method of fabricating a semiconductor device
US3912557A (en) * 1974-05-02 1975-10-14 Trw Inc Method for fabricating planar semiconductor devices
US3918149A (en) * 1974-06-28 1975-11-11 Intel Corp Al/Si metallization process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4939389A (ja) * 1972-08-14 1974-04-12
JPS511586A (ja) * 1974-06-26 1976-01-08 Toyo Kogyo Co Kariugomutokinzokutono setsuchakuhoho

Also Published As

Publication number Publication date
CA1075371A (en) 1980-04-08
FR2340619A1 (fr) 1977-09-02
DE2704413A1 (de) 1977-08-11
GB1572768A (en) 1980-08-06
JPS5294781A (en) 1977-08-09
FR2340619B1 (ja) 1978-08-18
US4124934A (en) 1978-11-14

Similar Documents

Publication Publication Date Title
JPS5846051B2 (ja) 半導体装置の製造方法
US4481706A (en) Process for manufacturing integrated bi-polar transistors of very small dimensions
US4764801A (en) Poly-sidewall contact transistors
US4407060A (en) Method of manufacturing a semiconductor device
EP0372476A2 (en) Semiconductor device having a reduced parasitic capacitance and manufacturing method thereof
US4190949A (en) Method for manufacturing a semiconductor device
US4128845A (en) Semiconductor integrated circuit devices having inverted frustum-shape contact layers
JPH0630359B2 (ja) バイポーラトランジスタの製造方法
US4056415A (en) Method for providing electrical isolating material in selected regions of a semiconductive material
EP0052038B1 (en) Method of fabricating integrated circuit structure
EP0030147A1 (en) Method for manufacturing a semiconductor integrated circuit
JPH0145224B2 (ja)
US4857479A (en) Method of making poly-sidewall contact transistors
JPS6256670B2 (ja)
US4132573A (en) Method of manufacturing a monolithic integrated circuit utilizing epitaxial deposition and simultaneous outdiffusion
JP2565162B2 (ja) バイポ−ラトランジスタおよびその製造方法
JPS5852843A (ja) 半導体集積回路装置の製造法
JPS6095969A (ja) 半導体集積回路の製造方法
JPH0243336B2 (ja)
JPS5818784B2 (ja) ハンドウタイソシ ノ デンキヨクハイセンコウゾウ
US4343078A (en) IGFET Forming method
US4036706A (en) Method for providing electrical isolation between spaced portions of a layer of semiconductive material and the product produced thereby
JPS6220711B2 (ja)
JPH0128507B2 (ja)
JPH0626215B2 (ja) 多結晶側壁接触トランジスタ並びに集積回路及びその製造方法