JPS584181A - 表示制御方式 - Google Patents
表示制御方式Info
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- JPS584181A JPS584181A JP56101844A JP10184481A JPS584181A JP S584181 A JPS584181 A JP S584181A JP 56101844 A JP56101844 A JP 56101844A JP 10184481 A JP10184481 A JP 10184481A JP S584181 A JPS584181 A JP S584181A
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- Japan
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- display
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- register
- division
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は９表示制御方式、特にグラフィック表示装置に
おいてオペレータ操作により表示−面を所望のセクシ曹
−ンに分割してｌりまた社それ以上の異なった画像をｔ
ｉｉｍに表示する仁とが町−な表示ｗ両方式に関するも
のである。
おいてオペレータ操作により表示−面を所望のセクシ曹
−ンに分割してｌりまた社それ以上の異なった画像をｔ
ｉｉｍに表示する仁とが町−な表示ｗ両方式に関するも
のである。
従来、グラフィック表示装置において画面を予め定めた
固定的な分ｇ表示する方式嬬知られている（ｆｉｌえば
特公昭５１−４８８４１５３゜上記先行技術による表示
装置は一面を１定的な２分割して文字等をカラーで表示
するようにして−る。また。
固定的な分ｇ表示する方式嬬知られている（ｆｉｌえば
特公昭５１−４８８４１５３゜上記先行技術による表示
装置は一面を１定的な２分割して文字等をカラーで表示
するようにして−る。また。
計算機を利用して所定のプロダラ＾に従って表示ｉｉｉ
函を所定のセクションに分割して表示する方式も周知で
ある。しかしながら前者の方式ｔｔｍ面の固定的な分割
表示であるので融通性がなく、＊ｔの方式嬬分割のため
の処理に時間がかかり、かつ任意の所望した時点で一面
の分割を行なうわけにはゆかない。
函を所定のセクションに分割して表示する方式も周知で
ある。しかしながら前者の方式ｔｔｍ面の固定的な分割
表示であるので融通性がなく、＊ｔの方式嬬分割のため
の処理に時間がかかり、かつ任意の所望した時点で一面
の分割を行なうわけにはゆかない。
ところで１表示装置の表示面上で１例えばある図形を表
示させて眺める場合に、一般に次）＊ｉｉがある・ イ）単色１階調なしでもよいから、＊め細かな図形を見
た一〇 Ｗ）きめは粗くともよいから、カラー表示２階−表示、
あるいは可変で複数の異なったｍ像を１つの表示面で見
たい。
示させて眺める場合に、一般に次）＊ｉｉがある・ イ）単色１階調なしでもよいから、＊め細かな図形を見
た一〇 Ｗ）きめは粗くともよいから、カラー表示２階−表示、
あるいは可変で複数の異なったｍ像を１つの表示面で見
たい。
これら８つの条件を満すためには、ｍ像を見てｖ４オペ
レータが表示装置を操作することにより上記した従来方
式にょるグラフィツタディスプレイにおいては、上記の
条件を満足さ破ること鉱極めてｇｌｍであるか、不可能
に近かった。
レータが表示装置を操作することにより上記した従来方
式にょるグラフィツタディスプレイにおいては、上記の
条件を満足さ破ること鉱極めてｇｌｍであるか、不可能
に近かった。
本発明の目的は上記の欠点を解決して計ＪｌｆＩＡある
＋Ａはそのソフトウェアを利用する処置に依存せず、オ
ペレータが任意の時点で任意の数の一面分割を行なうこ
とがで倉る多分割可能表示装置を提供するものである。
＋Ａはそのソフトウェアを利用する処置に依存せず、オ
ペレータが任意の時点で任意の数の一面分割を行なうこ
とがで倉る多分割可能表示装置を提供するものである。
また本発明の目的は、所望によってカラー表示。
あるいはモノクロ、階調表示も行なえる表示制御方式を
提供するものである・ 本発明による表示制御方式唸所定歇のセタシ■ンに分割
された複数の可変領域を有するビットパターンメモリと
、前起各セタシ曹ン円に記憶された情報を前記ｔクシ曹
ンに対応的にアドレシングして１１！出し町＊Ｉな複数
のＸアドレスレジメＩＩ＃およびＹアドレスレジスター
と、前記ＸおよびＹアドレスレジスター中の特定のＸお
よびＹアドレスレジスタを選択的に作動可能な分割信号
変換手段を備え１表示装置のオペレータによって発生さ
れる所望の分割を指令する指令信号から、前記分割信号
変換手段を介して前記メモリ中の情報を前記メモリ中の
特定のセタシ薦ンから選択的に；＝Ｒｍして表示面上に
可変分割表示させることを特礁としている。
提供するものである・ 本発明による表示制御方式唸所定歇のセタシ■ンに分割
された複数の可変領域を有するビットパターンメモリと
、前起各セタシ曹ン円に記憶された情報を前記ｔクシ曹
ンに対応的にアドレシングして１１！出し町＊Ｉな複数
のＸアドレスレジメＩＩ＃およびＹアドレスレジスター
と、前記ＸおよびＹアドレスレジスター中の特定のＸお
よびＹアドレスレジスタを選択的に作動可能な分割信号
変換手段を備え１表示装置のオペレータによって発生さ
れる所望の分割を指令する指令信号から、前記分割信号
変換手段を介して前記メモリ中の情報を前記メモリ中の
特定のセタシ薦ンから選択的に；＝Ｒｍして表示面上に
可変分割表示させることを特礁としている。
次に本発明による実施例を添付の図面を参照して説明す
る。
る。
１１１図は本発明による多分割可能表示装置の実施ガの
構成を示し、箒２（→（ｈ）図は第１図の表示装置の表
示面であ４物体の全体像および各面から見 ゛た画
像を４分−表示の例で示し、ｌｌ３ｇ１は本発明による
４分割表示の場合のカラー表示１階−表示の場合を示す
。
構成を示し、箒２（→（ｈ）図は第１図の表示装置の表
示面であ４物体の全体像および各面から見 ゛た画
像を４分−表示の例で示し、ｌｌ３ｇ１は本発明による
４分割表示の場合のカラー表示１階−表示の場合を示す
。
１１１図において、同図の装置は１０２４ＸｌＧ２４ド
ツトのｗＪ形表示用ビツドバターンメ峰りを用いて１
＃ ”／ｚ ｅ ５’４ ｍ ”＠ ｅ 石分割表示ま
で選択的に行ないつる場合の構成を一例として示す。同
図で１は図形表示用ビットパターンメモリ、２はＸクロ
ツタ選択回路、３はＹクロツタ選択回路、４Ｆ１分割僅
量変換回路、５は上起図形表示用ビットバターｙメ峰り
ｌに対するｘｍｍ用の＠ＩＸアドレスレジスタ、６はｌ
ｌ２Ｘアドレスレジスタ、７はｌｌ３Ｘアドレスレジス
タ、８は１ｌＩ４ＸアドレスレジスＩをそれぞれ示す。
ツトのｗＪ形表示用ビツドバターンメ峰りを用いて１
＃ ”／ｚ ｅ ５’４ ｍ ”＠ ｅ 石分割表示ま
で選択的に行ないつる場合の構成を一例として示す。同
図で１は図形表示用ビットパターンメモリ、２はＸクロ
ツタ選択回路、３はＹクロツタ選択回路、４Ｆ１分割僅
量変換回路、５は上起図形表示用ビットバターｙメ峰り
ｌに対するｘｍｍ用の＠ＩＸアドレスレジスタ、６はｌ
ｌ２Ｘアドレスレジスタ、７はｌｌ３Ｘアドレスレジス
タ、８は１ｌＩ４ＸアドレスレジスＩをそれぞれ示す。
一方１図形表示用ビットパターンメモリｌのＸ座標に対
しては第１Ｙアドレスレジスタ９．第２Ｙアドレスレジ
スタ１０． 第１Ｙアドレスレジスタ９１． 第４Ｙア
ドレスレジスタ１２．で構成されており、前記メモリｌ
の谷セクシ田ンに記憶された情報を続出すようになって
いる。１３は出力レジスタ、１４はメモリデータ貌出演
算回路、１５は表示制御回路、１６は表示部を示す。
しては第１Ｙアドレスレジスタ９．第２Ｙアドレスレジ
スタ１０． 第１Ｙアドレスレジスタ９１． 第４Ｙア
ドレスレジスタ１２．で構成されており、前記メモリｌ
の谷セクシ田ンに記憶された情報を続出すようになって
いる。１３は出力レジスタ、１４はメモリデータ貌出演
算回路、１５は表示制御回路、１６は表示部を示す。
このように構成された本発明の装置の動作を次に説明す
る。
る。
図形表示用ビットバターｙメ峰りｌは図に！−１〜■−
４に示すように１６分割されており、Ｃの図形表示用ビ
ットパターンメモリｌに七ツナ畜れている全データを表
示部ｌ＠の金−向上に１−面として表示する場合には、
ＩＩＩＸアドレスレジスタ５とＩＩＩＹアドレスレジス
タ９により、該メモリ１１Ｆ）Ｘ座標、Ｙ座標方向それ
ぞれのドツトビット０−１０２８をアドレスし、その結
果を出力レジスタに入れる。このと自アドレス韓、Ｘタ
ロツク遍択回路２およびＹクロッ？選択−路３を誦由し
て伝達される。２分割でこれを表示する−には。
４に示すように１６分割されており、Ｃの図形表示用ビ
ットパターンメモリｌに七ツナ畜れている全データを表
示部ｌ＠の金−向上に１−面として表示する場合には、
ＩＩＩＸアドレスレジスタ５とＩＩＩＹアドレスレジス
タ９により、該メモリ１１Ｆ）Ｘ座標、Ｙ座標方向それ
ぞれのドツトビット０−１０２８をアドレスし、その結
果を出力レジスタに入れる。このと自アドレス韓、Ｘタ
ロツク遍択回路２およびＹクロッ？選択−路３を誦由し
て伝達される。２分割でこれを表示する−には。
図形表示用ビットパターンメモリｌのＩ十■セタシ曹ン
と、 ＩＩＩ＋ｉＶセタシ曹ンとの２セタシ瀾ンｔある
いはＩ＋［［とＩＩ＋ＩＶの２セタシ曹ンに分けられて
用いられる。４分割で用いるにはＩ、ＩＩ、ＩＩＩ。
と、 ＩＩＩ＋ｉＶセタシ曹ンとの２セタシ瀾ンｔある
いはＩ＋［［とＩＩ＋ＩＶの２セタシ曹ンに分けられて
用いられる。４分割で用いるにはＩ、ＩＩ、ＩＩＩ。
■セフシーツ分けて続出される。１ｌｉｌ嫌にしてｌ藝
分割のと自Ｆｉ繭記メモリｌの１−１．１−ｓ、ＩＬｇ
。
分割のと自Ｆｉ繭記メモリｌの１−１．１−ｓ、ＩＬｇ
。
Ｉ ａｅＴｌ ｘｅＴＩ−意、・・・・・・ＩＶ−
ｓｅ■−４セタシＷ／がフルに用いられるようになって
いる。このように構成された図形表示用ビットパターン
メモリ１は、Ｓｔ示部１６を見ているオペレータの操作
によってｗＡｌｌを任意に分割して画像の表示が行なえ
る＠そのためには、図示しないスイッチ手段によりオペ
レータが所定の分割（ｌ、３．匙、イ、轟・・りを行な
う旨の指示信号、すなわち、この場合では分割信号を発
生する。腋分割信号はＸクロツタ遇Ｒ＠＄２．Ｙターツ
タ選択−路３および分割信号変換回路４に送られ、該回
路２．３でＸ座標、Ｙ座標方向のアドレスを走査してゆ
くと共に、前記変換回路４でオペレータが所望した無分
割、あるいは所定の分割に対応する信号にしたがって、
Ｘ１１ｍ１１１７ドレスレジスタ、５ 、６ 、７ 、
８およびＹ方向アドレスレジスタ９，１０，１１．１２
を作鯛させてビットパターンメモリｌから記憶された情
報を挽出してゆく。例えｄ前述したようｈ−２図形表示
用ピットパターンメ量りｌにセットされた一＊＊像をｌ
ｌｍ１ｌｉで表示した一場会に社０分割信号として畝「
ｌ」を分割信号変ｊＩｋ回路４＆：入力し、またＸ。
ｓｅ■−４セタシＷ／がフルに用いられるようになって
いる。このように構成された図形表示用ビットパターン
メモリ１は、Ｓｔ示部１６を見ているオペレータの操作
によってｗＡｌｌを任意に分割して画像の表示が行なえ
る＠そのためには、図示しないスイッチ手段によりオペ
レータが所定の分割（ｌ、３．匙、イ、轟・・りを行な
う旨の指示信号、すなわち、この場合では分割信号を発
生する。腋分割信号はＸクロツタ遇Ｒ＠＄２．Ｙターツ
タ選択−路３および分割信号変換回路４に送られ、該回
路２．３でＸ座標、Ｙ座標方向のアドレスを走査してゆ
くと共に、前記変換回路４でオペレータが所望した無分
割、あるいは所定の分割に対応する信号にしたがって、
Ｘ１１ｍ１１１７ドレスレジスタ、５ 、６ 、７ 、
８およびＹ方向アドレスレジスタ９，１０，１１．１２
を作鯛させてビットパターンメモリｌから記憶された情
報を挽出してゆく。例えｄ前述したようｈ−２図形表示
用ピットパターンメ量りｌにセットされた一＊＊像をｌ
ｌｍ１ｌｉで表示した一場会に社０分割信号として畝「
ｌ」を分割信号変ｊＩｋ回路４＆：入力し、またＸ。
Ｘアドレスとしてｒｏ−１０！３」をＸ＃ロツタ違択回
路２およびＹ＃ロツタ違択回路３に伝達する。
路２およびＹ＃ロツタ違択回路３に伝達する。
Ｃれにより分割信号変換回路４はＩＩＩＸレジスＩ５お
よびＩＩＩＹレジスタ９のみを有効とするチップエネー
ブル信号を出力する。またＸ＃−ツタ選択回路２とＹク
ロツタ遍択回路Ｓ嬬Ｃの分割１１号にもとづ璽２図形表
示用ビットバターｙメ峰りｌのデーＩ読出タロツクと表
示部１６における１儂表示用りｐツタが一歇するように
、ＸアドレスおよびＸアドレスをそれぞれ嬉ｌＸレジス
タ器およびＩＩＩＹレジスＩ９に出力する。これにより
ＷＪ形表示用ビットパターンメ峰りｌから挽出されたデ
ータが出力レジスタ１３にセットされ、メモリデータｌ
ｌｊ！出演算回路１４および表示制御−路ＩＳを経由し
て表示１１１６に表示される。
よびＩＩＩＹレジスタ９のみを有効とするチップエネー
ブル信号を出力する。またＸ＃−ツタ選択回路２とＹク
ロツタ遍択回路Ｓ嬬Ｃの分割１１号にもとづ璽２図形表
示用ビットバターｙメ峰りｌのデーＩ読出タロツクと表
示部１６における１儂表示用りｐツタが一歇するように
、ＸアドレスおよびＸアドレスをそれぞれ嬉ｌＸレジス
タ器およびＩＩＩＹレジスＩ９に出力する。これにより
ＷＪ形表示用ビットパターンメ峰りｌから挽出されたデ
ータが出力レジスタ１３にセットされ、メモリデータｌ
ｌｊ！出演算回路１４および表示制御−路ＩＳを経由し
て表示１１１６に表示される。
−面の３．３８％、凧分割等を行なって表示する場合に
は、ＩＩＩＸアドレスレジスタ６、第４ｘアドレスレジ
スタ８ 、ｌｌ５ＸアトＶスレジス１１゜第４ｘアドレ
スレジスタ８．それに謳ＩＹアドレスレジスタ９．第２
Ｙアドレスレジスタ１Ｇ−第ｓＹアドレスレジスタ１１
．第４Ｙアドレスレジスタ１２をそれぞれ選択的に用い
て情報の貌出しを行なう。
は、ＩＩＩＸアドレスレジスタ６、第４ｘアドレスレジ
スタ８ 、ｌｌ５ＸアトＶスレジス１１゜第４ｘアドレ
スレジスタ８．それに謳ＩＹアドレスレジスタ９．第２
Ｙアドレスレジスタ１Ｇ−第ｓＹアドレスレジスタ１１
．第４Ｙアドレスレジスタ１２をそれぞれ選択的に用い
て情報の貌出しを行なう。
例えば、セタン１ン■のデータを表示部１６に一画面と
して表示する場合には分割信号としてｒオ」な入力する
。これにより分割信号変換回路４１１、ＩＩｘＸレジス
メ５．第２Ｘレジスメ６およびＩＩＩＹレジスタ９，１
Ｉ２Ｙレジスタ１Ｇを有効とするチップエネーブル信号
を送出するとともに。
して表示する場合には分割信号としてｒオ」な入力する
。これにより分割信号変換回路４１１、ＩＩｘＸレジス
メ５．第２Ｘレジスメ６およびＩＩＩＹレジスタ９，１
Ｉ２Ｙレジスタ１Ｇを有効とするチップエネーブル信号
を送出するとともに。
襲ｌｘＶジスタ５および第１Ｙレジスタ９をアドレス暴
ｌｉｔで有効化する・そしてこの分割信号「％」により
Ｘりばツタ選択回路２およびＹり四ツタ選択回路３はそ
のＸアドレス、Ｘアドレスを。
ｌｉｔで有効化する・そしてこの分割信号「％」により
Ｘりばツタ選択回路２およびＹり四ツタ選択回路３はそ
のＸアドレス、Ｘアドレスを。
表示ｉｌｌ＠の一儂表示用夕胃ツクのにの速度で出力す
る。このようにしてＸクロック選択＠ｗ＆２およびＹク
ロツタ迩択回路３はセタシ盲ン■に対するＸアドレス、
Ｘアドレスをｌｌ２Ｘアドレスレジス−６および＠２Ｙ
アドレスレジスタ１Ｇに印加する。これによりセタＶＷ
ン■のデーＩが願次出カレジスー１３に出力される。そ
してこれがメ峰すデータ絖出演算回路１４で４倍に拡大
され１表示制御回路１５を経由して表示部１６に一１ｉ
ｉ＊として表示される。
る。このようにしてＸクロック選択＠ｗ＆２およびＹク
ロツタ迩択回路３はセタシ盲ン■に対するＸアドレス、
Ｘアドレスをｌｌ２Ｘアドレスレジス−６および＠２Ｙ
アドレスレジスタ１Ｇに印加する。これによりセタＶＷ
ン■のデーＩが願次出カレジスー１３に出力される。そ
してこれがメ峰すデータ絖出演算回路１４で４倍に拡大
され１表示制御回路１５を経由して表示部１６に一１ｉ
ｉ＊として表示される。
次に鴇分割で鴇の画像を１ ＠ｉｌ＆−表示した一場合
には、オペレータによる分割信号により分割信号変換回
路４を介してＩＩＩＸアドレスレジスＩ５〜ｌｌｌ４Ｘ
アドレスレジスＩ８およびＩＩＩＹアドレスレジスタ９
〜＠４Ｙアドレスレジスタ１２１に作ＷＩＪさせるが、
この場合ｔ ＩＩＩＸアドレスレジスタ６ｔｉメ篭りｌ
の０〜２．Ｓ＠７ドレスまで作−させ。
には、オペレータによる分割信号により分割信号変換回
路４を介してＩＩＩＸアドレスレジスＩ５〜ｌｌｌ４Ｘ
アドレスレジスＩ８およびＩＩＩＹアドレスレジスタ９
〜＠４Ｙアドレスレジスタ１２１に作ＷＩＪさせるが、
この場合ｔ ＩＩＩＸアドレスレジスタ６ｔｉメ篭りｌ
の０〜２．Ｓ＠７ドレスまで作−させ。
その後は停止させ代ってｇｓｘアドレスレジスＩ７を２
５６〜５１１アドレス家で作ａｌｌさせるようにし１次
に一＠２Ｘ７Ｖｖスｖジスタロを５１２〜７１１７アド
レスまで作１Ｉｉｌさせ、七のａｒｔ停止させ、 ＄１
４Ｘアドレスレジスー８を７・８〜１０２３アドレスま
で作−させる。一方１１１Ｙアドレスレジスタ９〜１１
４’Ｙアドレスレジスタｌ怠についてはｔｉｔＹ７ドｖ
ｘｖジスメ９はｏ−ｘｉｓ、ｍａｙアドレスＶジｘＪ１
１は２５６〜！！１１アドレｘ ｅ ＩＩ ２ Ｙγド
レスレジスタ１０ａ５１２〜フ６フアドレス。
５６〜５１１アドレス家で作ａｌｌさせるようにし１次
に一＠２Ｘ７Ｖｖスｖジスタロを５１２〜７１１７アド
レスまで作１Ｉｉｌさせ、七のａｒｔ停止させ、 ＄１
４Ｘアドレスレジスー８を７・８〜１０２３アドレスま
で作−させる。一方１１１Ｙアドレスレジスタ９〜１１
４’Ｙアドレスレジスタｌ怠についてはｔｉｔＹ７ドｖ
ｘｖジスメ９はｏ−ｘｉｓ、ｍａｙアドレスＶジｘＪ１
１は２５６〜！！１１アドレｘ ｅ ＩＩ ２ Ｙγド
レスレジスタ１０ａ５１２〜フ６フアドレス。
第４Ｙアドレスレジスタ１２は７６１１−１０２３アド
レスだけ作−させる。このようにして出力レジスＩｌｓ
に醜聞された図形表示用ビットパターンメ４すｌの内容
は、メ篭すデータ読出演算回路１４で１＠倚に拡大され
表示制ｗ回路１６により表示部１６に表示される仁とに
なる・ ｌＩＩ雪ｍ （ｇ） （Ａ）はこのようにして表示部れ
る表示１爾の例を示し、←）は図形表示用ビットパター
ンメ峰讐のに部分の内容を拡大表示したものを示し。
レスだけ作−させる。このようにして出力レジスＩｌｓ
に醜聞された図形表示用ビットパターンメ４すｌの内容
は、メ篭すデータ読出演算回路１４で１＠倚に拡大され
表示制ｗ回路１６により表示部１６に表示される仁とに
なる・ ｌＩＩ雪ｍ （ｇ） （Ａ）はこのようにして表示部れ
る表示１爾の例を示し、←）は図形表示用ビットパター
ンメ峰讐のに部分の内容を拡大表示したものを示し。
ψ）はｗＪ形表示用ビットパターンメモリの全内容を表
示したものである。ここで ａｔ意図（＠）では１画面で例えば、自−卓の全体像を
描書、Ｉｇ２図Ｃｈ）では−面を４分割してそれぞれそ
の正面図、立ＷＪ図、ｉＩ１面図、斜視図を描くことが
で富る様子を示している。
示したものである。ここで ａｔ意図（＠）では１画面で例えば、自−卓の全体像を
描書、Ｉｇ２図Ｃｈ）では−面を４分割してそれぞれそ
の正面図、立ＷＪ図、ｉＩ１面図、斜視図を描くことが
で富る様子を示している。
ｇｓ図（−）はカラー表示を行なう場合の４分割の岡を
示している０すなわちン第２ｗＪψ）では別々の画像を
描いたが、その代りに１つの１ｉｉｉ像を例えば赤、縁
、青で１ｉ１３図（６）のように描龜、０ＲＴｖ地の色
に対応する残りの部分祉他の情報を表示することもで富
る。
示している０すなわちン第２ｗＪψ）では別々の画像を
描いたが、その代りに１つの１ｉｉｉ像を例えば赤、縁
、青で１ｉ１３図（６）のように描龜、０ＲＴｖ地の色
に対応する残りの部分祉他の情報を表示することもで富
る。
第３ＷＪ（ｈ）社階謁表示の場合で４分割した一面に１
１１１１１１２°、 Ｗｔ１４＊” 、 階１１４２”
、 １１１１１Ｈ”ｅｉｌｉｌｌ描＜ ｃとがで富る。
１１１１１１２°、 Ｗｔ１４＊” 、 階１１４２”
、 １１１１１Ｈ”ｅｉｌｉｌｌ描＜ ｃとがで富る。
以上の点から４分割のカラー表示でｔｉ ２’−１１６
色からＯＲＴの地の色を除いた１６色で、ｌ＠分割のカ
ラー表示では！”−１＝ｌ＄５５ＳＳ色で表示が可能で
あり、ｌｌ調表示の場合に轄４分割でｉｊ ２’！１６
゜１６分割で社ｇ”−５ｓｓｓｓ階−で表示が行なえる
仁とになる。
色からＯＲＴの地の色を除いた１６色で、ｌ＠分割のカ
ラー表示では！”−１＝ｌ＄５５ＳＳ色で表示が可能で
あり、ｌｌ調表示の場合に轄４分割でｉｊ ２’！１６
゜１６分割で社ｇ”−５ｓｓｓｓ階−で表示が行なえる
仁とになる。
上記した本発明の実施ガでは１６分＠童でで龜る多分割
可能表示装置の場合について説明したが。
可能表示装置の場合について説明したが。
キメが粗くとも、それ以上の多数の画像を１つの一面に
表示したい場合には直に多分割表示が可能なことは舊う
までもない０
表示したい場合には直に多分割表示が可能なことは舊う
までもない０
＃Ｉ１図は本発明による多分割可能表示装置の実施例の
構成な示し、ｌ［２図←）（ｂ）は＊ｉｇｒの表示装置
の表示面である物体の全体像および４）ＩＮから見たＩ
ｊｌｉ像を４分割表示の例で示し、纂３輔轡−紘本発明
による４分割表示の場合のカラー表示０階−表示の場合
を示す。 図中、ｌはＷ形表示用ビットパターｙメ峰９゜２岐Ｘク
ロツタ選択回路、Ｓ蝶Ｙ＃−ツタａ択■路、４は分割信
号変換回路、ｓｒｉ第１Ｘアドレスレジス！、・は第２
ＸアドレスＶジスＪ、７社第３Ｘアドレスレジスタ、８
は纂４ｘアドレスレジスタ、９はＩＩＩＹアドレスレジ
スタ、１０紘ＳＳＹアドレスレジスタ、ｌｉｄ第３Ｙア
ドレスレジスタ、１２嬬１１４Ｙアドレスレジスｊ１．
１）唸出力ｖジｘｐ、ｌ ４はメモリデーＪ＠出演算−
路。 Ｉｓは表示ｍ１Ｉ１１回路、１６唸表示部をそれでれ示
すＯ 特許出願人 直士辿株式会社
構成な示し、ｌ［２図←）（ｂ）は＊ｉｇｒの表示装置
の表示面である物体の全体像および４）ＩＮから見たＩ
ｊｌｉ像を４分割表示の例で示し、纂３輔轡−紘本発明
による４分割表示の場合のカラー表示０階−表示の場合
を示す。 図中、ｌはＷ形表示用ビットパターｙメ峰９゜２岐Ｘク
ロツタ選択回路、Ｓ蝶Ｙ＃−ツタａ択■路、４は分割信
号変換回路、ｓｒｉ第１Ｘアドレスレジス！、・は第２
ＸアドレスＶジスＪ、７社第３Ｘアドレスレジスタ、８
は纂４ｘアドレスレジスタ、９はＩＩＩＹアドレスレジ
スタ、１０紘ＳＳＹアドレスレジスタ、ｌｉｄ第３Ｙア
ドレスレジスタ、１２嬬１１４Ｙアドレスレジスｊ１．
１）唸出力ｖジｘｐ、ｌ ４はメモリデーＪ＠出演算−
路。 Ｉｓは表示ｍ１Ｉ１１回路、１６唸表示部をそれでれ示
すＯ 特許出願人 直士辿株式会社
Claims (1)
- 【特許請求の範囲】 所定数のセクションに分１１１１された複数、の可変領
域を有するビットパターンメモリと、前妃咎セタシ璽ン
円に記憶された情報を前記セクションに対応的にアドレ
シングしてＷＩＬＨｊｌシ可能な複数のＸアドレスレジ
スタ群およびＹアドレスレジスタ群と。 前記ｘおよびＹアドレスレジスタ群中の特定のＸおよび
Ｙアドレスレジスタを選択的に作−可能な分−信号変換
手段を備え１表示装置のオペレータによって発生される
所望の分割を指令する指令信号から藺配分割信号変換手
段を介して前記メモリ中の情報を前記メ峰り中の特定の
セクションから選択的＆：ｌｌ！出して表示面上に可変
分割表示させることを特徴とする表示制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101844A JPS584181A (ja) | 1981-06-30 | 1981-06-30 | 表示制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101844A JPS584181A (ja) | 1981-06-30 | 1981-06-30 | 表示制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584181A true JPS584181A (ja) | 1983-01-11 |
Family
ID=14311357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101844A Pending JPS584181A (ja) | 1981-06-30 | 1981-06-30 | 表示制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296384A (ja) * | 1985-06-26 | 1986-12-27 | 株式会社日立製作所 | 画面表示制御装置 |
| JPH08319908A (ja) * | 1995-03-30 | 1996-12-03 | Carl Freudenberg:Fa | 内燃機関用加熱モジュール |
-
1981
- 1981-06-30 JP JP56101844A patent/JPS584181A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296384A (ja) * | 1985-06-26 | 1986-12-27 | 株式会社日立製作所 | 画面表示制御装置 |
| JPH0569228B2 (ja) * | 1985-06-26 | 1993-09-30 | Hitachi Ltd | |
| JPH08319908A (ja) * | 1995-03-30 | 1996-12-03 | Carl Freudenberg:Fa | 内燃機関用加熱モジュール |
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