JPS5840913A - 可変減衰回路 - Google Patents
可変減衰回路Info
- Publication number
- JPS5840913A JPS5840913A JP14836582A JP14836582A JPS5840913A JP S5840913 A JPS5840913 A JP S5840913A JP 14836582 A JP14836582 A JP 14836582A JP 14836582 A JP14836582 A JP 14836582A JP S5840913 A JPS5840913 A JP S5840913A
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- JP
- Japan
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- source
- fet
- drain
- terminal
- resistors
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
スイッチング素子としてＦＩＴを使用した直列形のスイ
ッチ回路は、原理的には、第１図に示すように、信号源
（１）と負荷（２）との間に、ＦＥＴ（３）のドレイ・
・ソース間が直列接続され餐′構成され、このとき制御
信号ｓ０によってＦＩＴ （３）がオンオフされること
ｋよシ信号のオンオフが行なわれるものである。仁の場
合、記号を以下のように定めると、ｒ、、 ： ＩＰＮ
Ｔ （３）がオンのときのドレイン・ソース間インピー
ダンスで通常、５０００〜２にΩ程度 ｒ、、、 ： Ｍじ〈オフのときのドレイン・ソース間
インピーダンスで通常５０ＭΩ〜 １００ＭΩ程度 ＲＬ＝負荷（２）のインピーダンス Ｖゎ ： ＰＥＴ （３）のドレイン電位Ｖ、：ＦＥ丁
（３）のソース電位 ｚ、：スイッチ回路の入力インピーダンスｚ、：スイッ
チ回路の出力インピーダンスこのスイッチ回路には、次
のような条件Ａ〜Ｅを満たすことが必要とされる。
ッチ回路は、原理的には、第１図に示すように、信号源
（１）と負荷（２）との間に、ＦＥＴ（３）のドレイ・
・ソース間が直列接続され餐′構成され、このとき制御
信号ｓ０によってＦＩＴ （３）がオンオフされること
ｋよシ信号のオンオフが行なわれるものである。仁の場
合、記号を以下のように定めると、ｒ、、 ： ＩＰＮ
Ｔ （３）がオンのときのドレイン・ソース間インピー
ダンスで通常、５０００〜２にΩ程度 ｒ、、、 ： Ｍじ〈オフのときのドレイン・ソース間
インピーダンスで通常５０ＭΩ〜 １００ＭΩ程度 ＲＬ＝負荷（２）のインピーダンス Ｖゎ ： ＰＥＴ （３）のドレイン電位Ｖ、：ＦＥ丁
（３）のソース電位 ｚ、：スイッチ回路の入力インピーダンスｚ、：スイッ
チ回路の出力インピーダンスこのスイッチ回路には、次
のような条件Ａ〜Ｅを満たすことが必要とされる。
Ａ ’ｏｌＬ ＜ ＲＬ
”ｏｎが信号のレベルで変化し、これにょシ出力レベル
が変化して、これがひずみとして表われるので） Ｂ ｒ、、、）ＲＬ （入力を十分に減衰させオフとみなせるようにするため
） ＣｖＤ＝ｖ。
が変化して、これがひずみとして表われるので） Ｂ ｒ、、、）ＲＬ （入力を十分に減衰させオフとみなせるようにするため
） ＣｖＤ＝ｖ。
（ｖＤ４ ｖ、だと、ＦＥＴ （３） Ｋ増幅作用が表
われ、制御信号Ｓ８が増幅されて出力中に含まれるよう
になるので） Ｄ Ｚ、は十分に大きいこと （信号源（１）に影響を与えないため）ＫＺ は十分に
小さいこと （出力が損失なく負荷（３）Ｋ供給されるようにするた
め） そして、辷れ以外にも、 Ｆ 許容入力レイルが大きいこと Ｇ 集積回路化ができること などの条件が満たされることが好ましい。
われ、制御信号Ｓ８が増幅されて出力中に含まれるよう
になるので） Ｄ Ｚ、は十分に大きいこと （信号源（１）に影響を与えないため）ＫＺ は十分に
小さいこと （出力が損失なく負荷（３）Ｋ供給されるようにするた
め） そして、辷れ以外にも、 Ｆ 許容入力レイルが大きいこと Ｇ 集積回路化ができること などの条件が満たされることが好ましい。
この発明は、これらの条件Ａ−Ｇのすべてを満たすこと
ができるようにしようとするものである。
ができるようにしようとするものである。
以下この発明の一例について説明しよう。
第２図において、α力は入力側のｎチャンネルデプレツ
シコンタイプ接合形ＦＥＴを示し、そのダートはコンデ
ンサに）を通じて入力端子ＣＩＫ接続され、そのドレイ
ンは電源端子（ロ）Ｋ接続され、そのソースは抵抗器＠
論、−の直列回路を通じて接地されると共に１抵抗器θ
ηとに）との接続点−は抵抗器（至）を通じてダートに
接続され、ＦＥＴＱＩ）はソースフォロワとされる。
シコンタイプ接合形ＦＥＴを示し、そのダートはコンデ
ンサに）を通じて入力端子ＣＩＫ接続され、そのドレイ
ンは電源端子（ロ）Ｋ接続され、そのソースは抵抗器＠
論、−の直列回路を通じて接地されると共に１抵抗器θ
ηとに）との接続点−は抵抗器（至）を通じてダートに
接続され、ＦＥＴＱＩ）はソースフォロワとされる。
また、（ロ）は出力側のＵチャンネルデプレッションタ
イプ接合形ＦＥＴを示し、そのドレインは端子（ロ）Ｋ
ｍ続され、そのソースは抵抗器（ハ）、に）の直列回路
を通じて接地され、抵抗器に）と（ハ）との接続点−が
抵抗６勧を通じてｒ−）Ｋ接続されると共に、そのソー
スがコンデンサ器を通じて出力端子（ロ）に接続され、
ＦＥＴ（２）はソースフォロワとされる。なお、この場
合、抵抗器６１、に）、に）、−の値をＲ１、Ｒ鵞、Ｒ
鄭、Ｒ＠とするとき、 Ｒ１（Ｒ，ＲｓくＲ・ とされる、ｔた、例えばＦＥＴα力と０２とを同特性と
すると共に１ Ｒ１ｗ＝ Ｒｓ Ｒ＠ ！：
Ｒ・とするととによシ接続点（財）と輪とは同電位と
される・ そして、スイッチング用にｐチャンネルデグレツション
タイ！接合形ＰＥＴ（至）が設けられ、そのドレインは
接続点−１／Ｃ接続され、そのソースはＦＥＴａつのダ
ートに接続され、ＦＥＴ（Ｌｌのダートは高抵抗器、例
えばＩＭΩの抵抗器−を通じて制御端子（至）に接続さ
れる。
イプ接合形ＦＥＴを示し、そのドレインは端子（ロ）Ｋ
ｍ続され、そのソースは抵抗器（ハ）、に）の直列回路
を通じて接地され、抵抗器に）と（ハ）との接続点−が
抵抗６勧を通じてｒ−）Ｋ接続されると共に、そのソー
スがコンデンサ器を通じて出力端子（ロ）に接続され、
ＦＥＴ（２）はソースフォロワとされる。なお、この場
合、抵抗器６１、に）、に）、−の値をＲ１、Ｒ鵞、Ｒ
鄭、Ｒ＠とするとき、 Ｒ１（Ｒ，ＲｓくＲ・ とされる、ｔた、例えばＦＥＴα力と０２とを同特性と
すると共に１ Ｒ１ｗ＝ Ｒｓ Ｒ＠ ！：
Ｒ・とするととによシ接続点（財）と輪とは同電位と
される・ そして、スイッチング用にｐチャンネルデグレツション
タイ！接合形ＰＥＴ（至）が設けられ、そのドレインは
接続点−１／Ｃ接続され、そのソースはＦＥＴａつのダ
ートに接続され、ＦＥＴ（Ｌｌのダートは高抵抗器、例
えばＩＭΩの抵抗器−を通じて制御端子（至）に接続さ
れる。
このような構成によれば、ＦＥＴα力、αつのソース電
流によって接続点−、幹は正電位となシ、ＦＥＴＱｌの
ドレイン及びソースは正電位となっている。
流によって接続点−、幹は正電位となシ、ＦＥＴＱｌの
ドレイン及びソースは正電位となっている。
従って、端子（至）が所定電位以下、例えば接地電位の
ときには、ＦＥＴ（１：ｌは逆バイアスされてオフとな
るので、端子Ｈの入力信号が端子０→に取り出されるこ
とがない。しかし、端子（２）がある所薙の電位以上の
ときには、ＦＥＴ（１１は順７９イアスされてオンとな
るので、端子０カよシの入力信号は、ソースフォロワの
ＦＥＴａめ→ＦＥＴ（イ）→ソースフォロワ０ＦＥＴ（
ロ）の信号路を通じて端子（２）に取シ出される。すな
わち、制御信号Ｓｃによってスイッチ動作が行なわれる
・ そして、この場合、ＦＥＴ（２）はソースフォロワとさ
れ、そのλカインピーダンスは高いので、条件Ａが満た
され、ひずみのない出力を得ることができる。ｔた、Ｆ
ＩＴ（２）はｒ０２．が大きいので、条件Ｂが満たされ
、オフのときには入力を十分に遮断できる。さらに％接
続点■と輔とは同電位であり、抵抗器（Ａｔ）Ｋは電流
が流れないので、条件Ｃが満たされ、制御信号８゜の成
分が出力中に含まれることがない、また、ＦＥＴＱＩ）
、υはソースフォロワとされているのて、条件り、Ｅが
満たされ、前段に影響を与える仁とがないと共に、出力
を損失なく後段に供給できる。
ときには、ＦＥＴ（１：ｌは逆バイアスされてオフとな
るので、端子Ｈの入力信号が端子０→に取り出されるこ
とがない。しかし、端子（２）がある所薙の電位以上の
ときには、ＦＥＴ（１１は順７９イアスされてオンとな
るので、端子０カよシの入力信号は、ソースフォロワの
ＦＥＴａめ→ＦＥＴ（イ）→ソースフォロワ０ＦＥＴ（
ロ）の信号路を通じて端子（２）に取シ出される。すな
わち、制御信号Ｓｃによってスイッチ動作が行なわれる
・ そして、この場合、ＦＥＴ（２）はソースフォロワとさ
れ、そのλカインピーダンスは高いので、条件Ａが満た
され、ひずみのない出力を得ることができる。ｔた、Ｆ
ＩＴ（２）はｒ０２．が大きいので、条件Ｂが満たされ
、オフのときには入力を十分に遮断できる。さらに％接
続点■と輔とは同電位であり、抵抗器（Ａｔ）Ｋは電流
が流れないので、条件Ｃが満たされ、制御信号８゜の成
分が出力中に含まれることがない、また、ＦＥＴＱＩ）
、υはソースフォロワとされているのて、条件り、Ｅが
満たされ、前段に影響を与える仁とがないと共に、出力
を損失なく後段に供給できる。
また、第１図の回路では、入力信号のレベルが大きいと
、その入力信号のピーク部分において、ＦＥＴ （３）
にｆ−）電流が流れ、これはひずみとなって表われ、従
って、許容入力レベルは小さいが、第２図の回路では、
入力信号のピーク部分において、 ＦＩＴ（２）ｋゲー
ト電流が流れると、抵抗器（へ）に電圧降下を生じてＦ
ＥＴ（２）のＩｆイアス電圧が大きくなるので、ｒ−）
電流は流れず、従って、許容入力レベルが大きくなる。
、その入力信号のピーク部分において、ＦＥＴ （３）
にｆ−）電流が流れ、これはひずみとなって表われ、従
って、許容入力レベルは小さいが、第２図の回路では、
入力信号のピーク部分において、 ＦＩＴ（２）ｋゲー
ト電流が流れると、抵抗器（へ）に電圧降下を生じてＦ
ＥＴ（２）のＩｆイアス電圧が大きくなるので、ｒ−）
電流は流れず、従って、許容入力レベルが大きくなる。
さらに１集積回路化の場合、抵抗器Ｏメ、に）、に）、
−（誤差を生じても、そのとき抵抗値の比は一定にでき
るので、条件、Ｃを乱すことがなく、従って、集積回路
化ができる。
−（誤差を生じても、そのとき抵抗値の比は一定にでき
るので、条件、Ｃを乱すことがなく、従って、集積回路
化ができる。
第３図はこの回路の特性の測定結果の一例を示すもので
、曲ｌ１１１１）はひずみ率特性、曲線■ね減衰量特性
を示す。そして、この曲線Ｏ◇かられかるように、ひず
み率が小さく、また許容入力レベルが＋１５ ｄＢ、以
上と大きい。なお、従来例では、許容入力レベルは−５
ｄＢ程度である。
、曲ｌ１１１１）はひずみ率特性、曲線■ね減衰量特性
を示す。そして、この曲線Ｏ◇かられかるように、ひず
み率が小さく、また許容入力レベルが＋１５ ｄＢ、以
上と大きい。なお、従来例では、許容入力レベルは−５
ｄＢ程度である。
第４図は、第２図の抵抗器θや、（ロ）Ｋ代ってダイオ
ード（２）、（ハ）をインピーダンス素子とした場合で
、このようにすれば、ダイオード（ハ）、（ハ）は交流
インピーダンスが小さいので、出力の損失が小さくなる
。
ード（２）、（ハ）をインピーダンス素子とした場合で
、このようにすれば、ダイオード（ハ）、（ハ）は交流
インピーダンスが小さいので、出力の損失が小さくなる
。
なお、上述においては、この発明の回路をスイッチ回路
として説明したが、制御信号Ｓのレベルヲ、ＦＥＴ（１
１がオンないしオフする間のレベルで変更すれば、これ
に応じてＦＥＴ（至）のドレイン・ソース間インピーダ
ンスが変化するので、この回路は可変減衰回路としても
動作する。
として説明したが、制御信号Ｓのレベルヲ、ＦＥＴ（１
１がオンないしオフする間のレベルで変更すれば、これ
に応じてＦＥＴ（至）のドレイン・ソース間インピーダ
ンスが変化するので、この回路は可変減衰回路としても
動作する。
第１図はスイッチ回路を示す図、第２図及び第４図はこ
の発明の一例を示す接続図、第３図はその測定結果を示
す図である。 ０１）は入力端子、０→は出力端子、（至）は制御端子
である。 第１図 第３図 λカレヤル（ｃｆＢｓ）ｌ畿 第２図 第４図
の発明の一例を示す接続図、第３図はその測定結果を示
す図である。 ０１）は入力端子、０→は出力端子、（至）は制御端子
である。 第１図 第３図 λカレヤル（ｃｆＢｓ）ｌ畿 第２図 第４図
Claims (1)
- 第１及び第２のソースフォロワのＦＥＴが設ケラれ、上
記第１ＯＦＥＴのソース回路と、上記第２０ＦＥＴ （
２）ダートとの間に、第３のＦＩＴのドレイン・ソース
間が接続され、この第３のＦＥＴのドレインとソースと
は同電位とされると共に１上記第１０ＦＥＴのダートに
入力信号が供給され、上記第３ＯＦＥＴのダートに制御
信号が供給され、この制御信号によって上記第３のＰＥ
Ｔのドレイン・ソース間インピーダンスが制御され、上
記第２のＦＥＴのソースよシ出力信号が取シ出される可
変減衰回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14836582A JPS5951170B2 (ja) | 1982-08-26 | 1982-08-26 | 可変減衰回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14836582A JPS5951170B2 (ja) | 1982-08-26 | 1982-08-26 | 可変減衰回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840913A true JPS5840913A (ja) | 1983-03-10 |
| JPS5951170B2 JPS5951170B2 (ja) | 1984-12-12 |
Family
ID=15451130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14836582A Expired JPS5951170B2 (ja) | 1982-08-26 | 1982-08-26 | 可変減衰回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951170B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8164316B2 (en) | 2006-06-26 | 2012-04-24 | Renesas Electronics Corporation | DC/DC converter |
-
1982
- 1982-08-26 JP JP14836582A patent/JPS5951170B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8164316B2 (en) | 2006-06-26 | 2012-04-24 | Renesas Electronics Corporation | DC/DC converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5951170B2 (ja) | 1984-12-12 |
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