JPS5838812B2 - インタ−フエ−ス論理のテスト方法および装置 - Google Patents

Description

【発明の詳細な説明】 （目次） （４）発明の分野 （６）従来技術とその問題点 ０ 発明の目的 ０ 発明の概要 ω）実施例の概用 （５）図面を参照しての実施例の説明 （Ｆ−１）第１図 （Ｆ−２）第２図及び第３図 （Ｆ−３＞第４図及び第５図 （Ｆ−４）第６図 （Ｆ−５）第７図 （Ｆ−６）第８図 （Ｆ−７）第９図 （Ｆ−８）第１０図 （Ｆ−９）第１１図 （Ｆ−１０）第１２図 ０ まとめ （４）発明の分野 本発明は、データ処理装置におけるインターフェース論
理のテストに関し、特に処理装置を分解する事なく、あ
るいは専用のアタッチメントを用いて戻り信号を与える
事なくインターフェース論理テストを行うファームウェ
ア／ハードウェアの方法及び装置に関するものである。

（Ｂ） 従来技術とその問題点 これ迄データ処理システムの診断テストは、テストされ
る装置以外のシステム装置からの戻りサイクル応答を必
要とし、システムに対する特に設計された診断テスト装
置の取付け、又は分離テストのため処理システムからシ
ステム装置の取外しを必要とした。

動作環境におけるインターフェース全体のテストを行い
、又テストの対象外のシステム装置のインターフェース
論理作用より生じるエラーからテスト結果を分離するた
めの満足できる手段は未だ提供されていない。

０ 発明の目的 従って本発明の目的は、共通システムバスに結合された
システム装置のインターフェース論理をテストするため
の装置であって、特別の装置の付加や他の装置の分離を
必要とせず、かつテストの対象外のシステム装置のエラ
ーの影響を受けない装置を提供することである。

０ 説明の概要 本発明は、共通バスにより相互に通信するシステム装置
のインターフェース論理テストを行うための方法および
システムに関する。

テストをされるシステム装置は、処理システムから取外
したり、あるいは専用の診断装置と一体化する必要はな
い。

むしろ、テストをされるシステム装置は、システム構成
を変更する事なく他のシステム装置と関連するインター
フェース論理作用に生じるエラーから隔離する事ができ
る。

（Ｅ） 実施例の概要 本発明は、データ処理システムの共通の通信バスに電気
的に結合されたシステム装置のインターフェース論理作
用の診断テストを行うための方法およびシステムに関す
る。

特に、システム装置から共通バスに対するデータ転送は
、システム装置の出力データおよびアドレス・レジスタ
がそれぞれ既知のデータおよび主メモリー・アドレスを
ロードされるファームウェアにより開始される。

更に、アドレス・レジスタはファームウェア／ハードウ
ェア制御下で不適正なパリティをロードされる。

その後、システム装置はバス・サイクル要求を発し、共
通バスが利用可能である時、出力レジスタにおけるデー
タは共通バスに転送される。

不適正なパリティが主メモリー・アドレスに含まれてい
るため、メモリー装置はこのアドレスに応答しない。

このようにして、診断テスト中検出され得るエラーはシ
ステム装置のインターフェース論理装置と隔離される。

惹起しないメモリー装置の応答のシステム装置確認応答
はファームウェア／ハードウェアの制御下で生成されて
共通バス上のデータをシステム装置の入力データおよび
アドレス・レジスタにゲートする。

次に、システム装置の出力レジスタの内容はその入力レ
ジスタの内容と比較される。

一致が検出されなければ、インターフェースの論理の作
用におけるエラーが表示される。

本発明およびその目的、長所を更に良く理解するため、
添付図面に関する以下の記述を参照され度い。

（ト）図面を参照しての実施例の説明 （Ｆ−１）第１図 第１図は、以下「メガバス１３」と呼ぶ共通通信バス；
こより中央プロセサ装置１１と主メモリー装置１２に対
して中規模の性能のディスクコントローラＭＰＤＣ１０
を電気的に接続させるコンピュータ・システムを機能的
ブロック図で示す。

ＭＰＤＣｌｏは大容量記憶媒体からデータを受取り記憶
するためのマイクロプログラム化された周辺部制御サブ
システムである。

このコントローラは、マイクロプログラム命令を記憶し
た以下に説明する読出し専用記憶ＲＯＳメモリーを含ん
でいる。

このＲＯ３は、複数個のディジー（ｄａｉｓｙ）形接続
のディスク装置１５を支持する能力を有する装置アダプ
タ１４の如き大容量記憶アダプタと通信する。

メガバス１３は、システム内のどの２装置間にも情報経
路を提供する。

この経路は構造的には非同期のもので、これにより各種
の速度の各装置を効率的に作用させる事が可能となる。

このバスは、主メモリー１２とディスク装置１５間の通
信要求、制御指令、状況信号およびデータ転送を含む情
報転送を行う。

他のシステム装置との通信を要求するシステム装置は全
てバス・サイクル要求を生じる。

バス・サイクルが与えられると、要求側の装置はマスタ
ーとなり、アドレス指定されたシステム装置はスレーブ
となる。

あるバスの中継作用には要求サイクルと共に応答サイク
ルを必要とする。

例えば、マスター装置は、スレーブ装置に対して自らを
識別させ、応答が要求されている事を表示する。

要求された情報が利用可能になると、スレーブ装置はマ
スターの役割を演じ、要求側の装置への転送を開始する
。

バス・サイクル要求サービスにおいて、中央プロセサは
最も低い優先順位をとり、ＭＰＤＣｌｏは次に低い優先
順位をとり、メモリー１２は最高優先順位をとる。

第１図のシステムの更に詳細な背景的説明については、
本発明の譲受人に譲渡され参考のため本文中に引用され
る米国特許第３，９９３，９８１号に示されている。

（Ｆ−２）第２図および第３図 第２図は第１図のＭＰＤＣｌｏを機能ブロック図で示し
、第３図はＭＰＤＣの作用に必要な２進命令フオーマツ
トをグラフ的に示す。

メガバス１３は、アドレス・ケーブル２１によりアドレ
ス論理装置２０に接続されている。

論理装置２０は、ＭＰＤＣＩＯとメガバス１３間でメモ
リーアドレス、チャンネル宛先番号および機能コードが
転送されるアドレス・トランシーバからなる 論理装置
２０は、更にＭＰＤＣ内からアドレスケーブル２１に情
報を配分するための制御論理装置からなる。

論理装置２０は、一方向性の制御ケーブル２３によりレ
ンジ兼オフセット・レンジ論理装置２２に接続され、両
方向性の制御ケーブル２５により演算論理装置２４に接
続されている。

論理装置２２は、読出し又は書込み操作の間に、転送さ
れるバイトの数をロードされる１６ビツトのレンジ・カ
ウンタを含んでいる。

この論理装置は、更に読出しデータ転送の間に、無視さ
れる先行データ・バイトの数を素示するカウントでロー
ドされる１６ピツトのオフセット・レンジ・カウンタを
含んでいる。

演算論理装置ＡＬＵ２４は、ＭＰＤＣ内の全てのデータ
操作の焦点である。

このようなデータ操作は、ＭＰＤＣＩ Ｏとメガバス１
３間、又はＭＰＤＣと装置アダプタ１４間に生じ得る。

ＡＬＵは入力データについて論理演算と算術演算の両方
を行い、Ａオペランド・マルチプレクサＡＭＵＸ、Ｂオ
ペランド・マルチプレクサＢＭＵＸ、８ビットの演算装
置ＡＵ１および以下に更に説明する８ビツトのアキュム
レータＡＣＵからなる。

ファームウェア制御下で、ＡＭＵＸは８つのデータ・フ
ィールドの１つを選択し、ＢＭＵＸは４つのデータ・フ
ィールドの１つを選択する。

ＡＵはマルチプレクサにより選択されたデータについて
８ビツトの算術演算と論理演算を行い、その結果を一時
的に記憶するためアキュムレータに与える。

ＡＬＵは制御ケーブル２６により論理装置２２からレン
ジ制御信号とオフセット・レンジ制御信号を受取り、又
制御ケーブル２８によりマイクロプログラム制御記憶論
理装置２７からファームウェア制御信号を受取る。

更に、ＡＬＵ２４は、両方向性の制御ケーブル３０によ
りアダプタ論理装置２９と通信し、両方向性の制御ケー
ブル３２によりスクラッチパッド・メモリー装置３１と
通信する。

更に、ＡＬＵ２４は、両方向性の制御ケーブル３３によ
り装置アダプタ１４と通信し、一方向性の制御ケーブル
３５によりバス論理装置３４に対し制御情報を与える。

ＡＬＵは又両方向性のデータ・ケーブル３７によりデー
タ論理装置３６からデータを受取りまた転送する。

アダプタ論理装置２９は、両方向性通信ケーブル３８に
より装置アダプタ１４に接続されている。

論理装置２９は、アダプタ１４とＭＰＤＣＩ０間のデー
タおよび状況情報の転送を制御するためＭＰＤＣに通信
経路を与える。

スクラッチパッド・メモリー装置３１は、指標レジスタ
と、アドレス・レジスタと、アドレスセレクタと、スク
ラッチパッド・メモリーと、スクラッチパッド・メモリ
ーの作用を制御する論理作用素子からなる論理装置を有
する。

スクラッチパッド・メモリーは、各々が２つの象限を含
む指標付は及び非指標付はセクションに分割される１、
０２４にビット×８ビット読出し／書込みメモリーであ
る。

メモリーの指標付けされないセクションは、２５６の作
業記憶場所と２５６の予約記憶場所からなる。

メモリーの指標付けされたセクションは、装置と関連さ
せられた情報の記憶のための２５６の場所と２５６の予
約場所からなる。

装置と関連させられた情報のための２５６の記憶場所は
、更に各々が１チャンネル当り６４の記憶場所からなる
４つのセクションに再分割されている。

スクラッチパッド・メモリー装置３１のアドレス・レジ
スタは１０ビツトのレジスタで、このレジスタにおいて
は上位ビットが指標付けされたモードと指標付けされな
いモードのいずれかを選択する。

第２の上位ビットは２５６の記憶場所の象限を選択し、
次の２ビツトは同象限内の６４の記憶場所を選択する。

６つの下位ビットはスクラッチパッド・アドレスを選択
する。

データはファームウェアのメモリー書込み指◆の実行中
ＡＬＵ２４のＡＭＵＸからスクラッチパッド・メモリー
装置の選択されたアドレスに書込まれる。

このスクラッチパッド・メモリーからのデータは、ＭＰ
ＤＣ内に配分するためＡＭＵＸおよびＢＭＵＸに送られ
る。

マイクロプログラム制御記憶論理装置２７は、当技術に
おいて公知の形式の共形的なもので、戻りレジスタ装置
と、セレクタと、マイクロプログラム・アドレス・カウ
ンタと、読出し専用記憶ＲＯＳメモリーと、マイクロプ
ログラム命令レジスタＭＰＩＲと、デコーダと、以下に
更に説明するファームウェア配分装置とを含んでいる。

ＲＯ８は、常駐制御ファームウェアと診断マイクロプロ
グラムのための恒久的記憶を提供し、実行のための各種
のマイクロ命令シーケンスを選択するようアドレス指定
できる。

ＲＯ８は、１６個の１，０２４Ｘ４ビツトのプログラム
可能な読出し専用メモＩＪ−ＦＲＯＭチップの出力側か
ら得られる１６ビツト巾の出力を与える。

ＲＯ８出力は、マイクロ命令の実行中の１クロツク・サ
イクルの間ＲＯ８の出力を記憶するため使用される１６
ビツト巾のレジスタであるＭＰＩＲに与えられる。

バス論理装置３４は、ケーブル３５によりＡＬＵ２４か
ら、又ケーブル２８および制御ケーブル３９によりマイ
クロプログラム制御記憶論理装置２７から制御信号を受
取る。

論理装置３４は、両方向性の制御ケーブル４０によりメ
ガバス１３に接続されている。

バス論理装置３４は、メガバスのサイクル要求に応答し
かつこの要求を生成する事により非同期の初期接続手順
操作を行う。

更にメガバス・サイクルの同時の要求および許与は、中
間の優先順位のＭＰＤＣおよび更に上位の優先順位の主
メモリーに関する優先順位に基いて行われる。

データ論理装置３６は、エラー・チェッカ、５個の１６
ワード×４バイトの先入れ先出しＦＩＦＯデータ・バッ
ファ、およびＭＰＤＣｌｏとメガバス１３間のデータ転
送即ち両方向性のデータ・ケーブル４１を収容する読出
しセレクタを含む。

メガバス１３からＭＰＤＣＩＯに入るどの情報もデータ
・トランシーバを介してゲートされてパリティを検査さ
れる。

前記論理装置は、システムのある装置からのバス・サイ
クル要求に応答してＭＰＤＣチャンネル番号をメガバス
１３に送るために使用される。

５つのＦＩＦＯの内４つはデータを受取り、５番目のＦ
ＩＦＯはデータＦＩＦＯが一杯の時ＭＰＤＣにサイクル
要求をさせないために使用される。

ＦＩＦＯチップは、合計１６ワードの容量を与えるため
１４ワードをスタックし、さらに入出力レジスタにおい
て１ワードづつを保有する能力を有する。

ＭＰＤＣｌｏの作用を制御するためのクロック信号は、
８ＭＨｚの水晶発振器からなるシステムクロック装置４
２により与えられる。

このシステムのクロック信号は、ＭＰＤＣ内に配分され
る４ＭＨｚの矩形波を与えるクロック論理装置４３に与
えられる。

クロック論理装置４３は又、同論理装置を使用可能の状
態にさせるかあるいはこれをリセットするため制御回線
４４によりマイクロプログラム制御記憶装置２７から制
御信号を受取る。

ＭＰＤＣｌｏにより行われる作用には、直接メモリー・
アクセスＤＭＡ読出し、ＤＭＡ書込み、Ｉ１０出力指令
、Ｉ１０人力指令、および割込み操作が含まれる。

これ等の操作の各々は２つのバス・サイクルを必要とす
るＤＭＡ読出し、およびＩ１０入力指令を除いて１つの
バスサイクルを必要とする。

第３Ａ図および第３Ｂ図において、ＭＰＤＣとのメガバ
ス通信に使用される機械命令用の特定のパラメータ・フ
ォーマットを示す。

データ転送が生じる時、第１図のＣＰＵ１１は、宛先チ
ャンネル番号、６ビツトの機能コード、およびＩ １０
出力指令フオーマツトで示される如きデータ・ワードを
含む第３Ａ図のＩ１０出力指令と呼ばれる機械命令を生
じる。

宛先チャンネル番号は要求が向けられるシステムの装置
を識別し、機能コードはデータ転送が指向されるスクラ
ッチパッド・メモリー装置におけるアドレスを与える。

機能コードは、更にＣＰＵ指令を入力指令又は出力指令
等に識別する。

データ・ワードは、実行されるタスク、レンジおよびオ
フセット・レンジ・カウント、主メモリー・アドレス、
又はデータ伝送中ディスク装置の制御に使用される構成
ワードを含み得る。

第３Ａ図に示す如く、宛先チャンネル番号および機能コ
ードは、アドレス論理装置２０によりメガバス１３とＭ
ＰＤＣＩＯ間で転送される。

ソース・チャンネル番号、主メモリー・アドレス、レン
ジおよびオフセットレンジ、および予約区域に記憶され
る情報は、データ論理装置３６によりメガバスとＭＰＤ
Ｃ間で転送される。

もしデータが第１図の主メモリー１２に書込まれるべき
なら、ＣＰＵ１１はＤＭＡメモリー書込み操作を発する
。

これに応答して、開始メモリー・アドレス６０ａはアド
レス・ケーブル２１を介してメガバス１３に与えられ、
メモリーに書込まれるべきデータ６０ｂはケーブル４１
を介してメガバスに与えられる。

第３Ａ図に示す如く、メモリー・アドレス・レジスタは
２４ビツトのレジスタであり、データ・レジスタは１６
ビツトのレジスタである。

もし、データを主メモリー１２から読出すべき場合は、
ＣＰＵ１１はＤＭＡメモリー読出し要求と呼ばれる機械
命令を発する。

この命令には、２４ビツトのメモリー・アドレス６１ａ
と、１０ビツトのソース・チャンネル番号６１ｂと、６
ビツトの予約区域６１Ｃが含まれる。

メモリ−・アドレス６１ａは、アドレス論理装置２０に
至るケーブル２１を介してメガバス１３から受取られる
。

チャンネル番号６１ｂと予約区域６１Ｃは、データ・ケ
ーブル４１によりデ→論理装置３６により受取られる。

ＤＭＡ読出し要求命令に応答して、ＭＰＤＣは、１０ビ
ツトの宛先チャンネル番号６２ａと、６ビツトの予約区
域６２ｂと、転送されるべきデータ６２ｃの１６ビツト
からなるＤＭＡメモリー読出し応答命令を発する。

宛先チャンネル番号と予約区域はアドレス・ケーブル２
１によりメガバスに転送され、データの１６ビツトはデ
ータ・ケーブル４１によりメガバスに転送される。

予約区域６２ｂの内容は予約区域６１ｃの内容と同じで
ある事が判るであろう。

このように、ＣＰＵにより予約区域６１ｃに記憶される
情報は、予約区域６２ｂによりメガバスに戻される。

ＣＰＵＩ １は主メモリーからデータを転送し、ＭＰＤ
Ｃｌ ０がこのデータに対してなすべきタスクを表示で
きる。

例えば、ＣＰＵは、ＭＰＤＣを識別するための１０ビツ
トの宛先チャンネル番号６３ａと、スクラッチパッド・
メモリー・アドレスを識別するための６ビツトの機能コ
ード６３ｂと、表示されたスクラッチパッドの記憶場所
に記憶されるべき１６ビツトのデータ６３ｃを有するＩ
１０出力指令命令を発する。

前に説明したように、宛先チャンネル番号および機能コ
ードはアドレス・ケーブル２１によりアドレス論理装置
２０により受取られ、データはデータ論理装置３６に記
憶される。

このデータは、ファームウェアの制御下で論理装置３６
からＡＬＵ２４に転送され、その後スクラッチパッド・
メモリー装置３１に記憶される。

ＣＰＵ１１は、スクラッチパッドに、レンジ、オフセッ
ト・レンジ、主メモリー・アドレス、実行されるべきタ
スク、およびデータ転送中ディスク装置の作用を制御す
るための構成ワードを記憶するため別のＩ１０出力指令
を発する。

ファームウェアは、更に機能コードの下位ビットから、
タスクが入力又は出力操作のどちらを含むかを決定する
事ができる。

タスクは、前述のＭＰＤＣの操作のいずれをも含み得る
。

もしＣＰＵ１１がＭＰＤＣｌｏからの情報を要求する場
合には、■７０人力指令命令が発せられる。

この命令は、１０ビツトの宛先チャンネル番号６４ａと
、６ビツトの機能コード６４ｂと、要求のソースを識別
する１０ビツトのソース・チャンネル番号６４ｃと、６
ビツトの予約区域６４ｄからなっている。

ＣＰＵの要求に応答して、ＭＰＤＣは、１０ビツトの宛
先チャンネル番号６５ａと、予約区域６４ｄに生じるデ
ータを記憶した６ビツトの予約区域６５ｂと、１６ビツ
トのデータ６５ｃを含むＩ１０人力応答命令を発する。

データがスクラッチパッド・メモリー装置３１に書込ま
れる時、２つのサイクル作用が生じる。

ＣＰＵ１１は、２つの命令からなるＩ１０ロード出力指
令を発する。

第１の命令は、主メモリー・アドレスの上位の８ビツト
を表示する８ビット−モジュール番号６６ａと、１０ビ
ツトの宛先チャンネル番号６６ｂと、６ビツトの機能コ
ード６６ｃと、２４ビツトの主メモリー・アドレスの下
位ビットを表示する１６のアドレス・ビット６６ｄを含
んでいる。

モジュール番号、宛先チャンネル番号、および機能コー
ドは、ファームウェアの制御下でアドレス論理装置２０
とＡＬＵ２４を介してスクラッチパッド・メモリー装置
３１に転送される。

その後このファームウェアはスクラッチパッド・メモリ
ーにおける機能コードをアクセスして、主メモリーのア
クレス・データが書込まれるスクラッチパッド・メモリ
ーアドレスを識別する。

このアドレスをスクラッチパッド・メモリーにロードす
ると同時に、ファームウェアは、メガバス１３に対して
作動可能信号を発するようにバス論理装置３４に指令す
る。

これに応答してＣＰＵは、ＭＰＤＣを表示する１０ビツ
トの宛先チャンネル番号６７ａと、６ビツトの機能コー
ド６７ｂと、レンジ・カウントが正か負のいずれである
かを示す上位ビット６７ａと、転送されるべきデータ・
バイトの番号を示す１５のレンジ・ビット６７ｄを含む
第２の命令を発する。

これと同時に、ファームウェアは機能コードをアクセス
してレンジおよびＳビットが記憶されるべきスクラッチ
パッド・メモリーの記憶場所を決定する。

割込み操作においては、ＭＰＤＣは、ｌＯビットの宛先
チャンネル番号６３ａと、６ビットの論理零区域６８ｂ
と、１０ビツトのソース・チャンネル番号６８Ｃと、６
ビツトのソース優先順位レベル番号６８ｄを有する割込
み命令を発する。

ＭＰＤＣが１つの作用を完了すると、この割込み命令が
ＣＰＵ１１に発される。

もしＭＰＤＣの優先レベル番号が現在ＣＰＵにより実施
されつへあるタスクの優先順位より上位であるならば、
ＭＰＤＣ割込みが即時サービスされる。

さもなければ、ＣＰＵに受信される迄ＭＰＤＣは待機状
態に入る。

データ転送中ディスク装置の作用を制御するのに使用さ
れる２つの構成ワードのファーマットを第３Ｂ図に示す
。

構成ワードＡおよびＢは、特定の操作が開始されるディ
スク・セクタのＩＤフィールドのイメージを含む。

特に、構成ワードＢは、ユーザ用に予約された７ビツト
の区域ＲＦＵ６９ａと、１ビツトのトラック番号６９ｂ
と、８ビツトのセクタ一番号６９Ｃを含んでいる。

セクタ一番号フィールドは、読出し又は書込み操作中に
各データ・フィールドが成功裡に転送された後１つ増分
される。

構成ワードＡは、４ビツトのＲＦＵフィールド７０ａと
、１ビツトのブラタ−選択フィールド７０ｂと、２ビツ
トのＲＦＵフィールド７０ｃと、９ビツトのシリンダ番
号フィールド７０ｄを含んでいる。

シリンダ番号フィールドとブラタ−選択フィールドは、
ディスク・シーク操作のためのシーク引数として使用さ
れる。

もしメモリー装置３１においてタスク・ワードを評価す
るファームウェアが記録をディスクに書込むための指令
を検出するならば、ファームウェアはＡＬＵ２４により
メモリー装置の構成ワードＡおよびＢをアクセスする。

その後、ファームウェアは装置アダプタ１４にワードを
記録し、このアダプタはこのワードをディスクから読出
されたトラック情報と比較する。

論理装置２９がＩＤマツチングのため探査中の期間にお
いて、ファームウェアはバスの論理装置３４に指令して
主メモリー装置１２からデータを要求する。

これに応答して、主メモリーはデータの３２バイトをデ
ータ論理装置３６のＦＩＦＯに転送する。

データがデータ論理装置にロードされつへある時、論理
装置２２におけるレンジ・カウントは減分され、アドレ
ス論理装置は増分される。

ＩＤマツチングが生じると、アダプタ１４はディスク・
システムの表示された記録について書込みギャップ操作
を開始する。

これと同時にデータ論理装置３６におけるデータの３２
バイトの内の１６バイトがＡＬＵ２４によりデータ論理
装置３６から装置アダプタ１４に移動される。

データがアダプタ１４に転送されつ＼ある時、ファーム
ウェアはバス論理装置３４に指令してメモリー装置１２
からの別のデータを要求する。

前記のプロセスは、論理装置２２のレンジ・フィールド
が尽きる迄継続する。

もしデータがディスク装置から読出されて主メモリー１
２に書込まれるならば、ＣＰＵ１１は最初に構成ワード
ＡおよびＢ１ レンジ、オフセット・レンジ、開始主メ
モリー・アドレス、およびスクラッチパッド・メモリー
内に実施されるべきタスクを記憶するための機械命令を
発する。

アダプタ論理装置２９からのファームウェアが開始した
制御信号に応答して、装置アダプタ１４はディスク装置
を探査して転送されるべきデータ記録を見出す。

ディスク・トラックが前述の如く識別された時、データ
はハードウェア制御下でケーブル３３とＡＬＵ２４によ
りデータ論理装置３６に転送される。

ハードウェアは論理装置２２のオフセット・レンジ・カ
ウントをアクセスして無視される先行データ・バイトの
数を検出する。

その後論理装置３６は、連続するデータから２バイト・
ワードを形威し、ハードウェア制御下で２バイトが受取
られる毎にｌワードをメガバス１３に転送する。

データ転送は、アドレス論理装置２０のレンジ・レジス
タがデータ転送の完了を表示する迄、ディスク・アダプ
タ１４からデータ論理装置３６に対して続行する。

（Ｆ−３）第４図および第５図 第４図および第５図は第２図のシステムを更に詳細な機
能ブロック図で示す。

２４ビツトのアドレス・シフト・レジスタ７０は２４ビ
ツトのデータ・ケーブル７１によりメガバス１３に接続
されている。

シフト・レジスタの出力は８対１マルチプレクサ ７２ＡＭＵＸのＡ２入力端に与えられる。

シフト・レジスタの出力のビット１５および１６は、デ
ータ・ケーブル７３により指標レジスタ７４の２ビツト
のＡ１入力端に与えられる。

シフトレジスタ７０のクロックＣＫ入力は、以下に更に
説明するファームウェア出力ターミナルに至る制御回線
７０ａに接続される。

ＡＭＵＸ７２に対するＡ１人力はアキュムレータ７５の
８ビツト出力側に接続され、 ＡＭＵＸ７２に対するＡ３人力はデータ・ケーブル７６
により以下に説明するレンジおよびオフセットレンジ制
御装置７７の出力側に接続される。

ＡＭＵＸ７２に対するＡ４人力はデータ・ケーブル７８
により８ビツトのスクラッチパッド・アドレス・カウン
タ７９の出力側に接続される。

ＡＭＵＸ７２に対するＡ５人力は指標レジスタ１４の２
ビツト出力Ｄ１から延在セるデータ・ケーブル８０に接
続され、ＡＭＵＸγ２に対するＡ６人力はＩＫ×８ビッ
ト・スクラッチパッド・メモリー８１の８ビツトの出力
側に接続される。

ＡＭＵＸ７２に対するＡ１人力は１６ビツト・データ・
レジスタ８２の出力に対して接続される。

ＡＭＵＸ７２に対する選択ＳＥＬ入力は制御回線７２ａ
によりファームウェア出力ターミナルに接続される。

ＡＭＵＸ７２の８ビツト出力はＯＲ論理装置８３のＡ１
入力端に接続される。

４対１マルチプレクサ８４ＢＭＵＸは、演算装置８５の
Ａ２入力端に接続された８ビツトの出力を有する。

ＢＭＵＸ８４に対するＡ１人力は制御ケーブル８６上の
ファームウェアにより゛与えられる。

ＢＭＵＸ８４に対するＡ２人力はデータ・ケーブル８７
によりスクラッチパッド・メモリー装置８１の出力側に
接続される。

ＢＭＵＸ８４に対するＡ３人力は制御ケーブル８８によ
り与えられ、マルチプレクサに対するＡ４人力はＹ−タ
・ケーブル８９によりアキュムレータ７５の出力側に接
続される。

マルチプレクサに対する選択ＳＥＬ入力は制御回線８４
ａ上のファームウェアにより与えられる。

演算装置８５に対するＡ１人力はデータ・ケーブル９０
により論理装置８３の８ビツトのＤ１出力側に接続され
、演算装置に対するモード入力は演算制御装置９１の出
力に接続される。

演算装置の８ビツトの出力はアキュムレータ７５の入力
端に与えられ、データ・ケーブル９２．９３によりカウ
ンタ７９のデータ入力側に与えられる。

更に、演算装置の出力はデーターケーブル９２と９４に
より装置アダプタ１４のＡ２入力端に与えられ、又デー
タ・ケーブル９５によりデータ・ケーブル９６に送られ
る。

演算装置の出力は又データ・ケーブル９５．９７により
第２の半読出し５ＨＲＤレジスタ９８に与えられ、デー
タ・ケーブル９５．９９により１６ビツトのバス・デー
タ・レジスタ１００の８ビツトのデータ入力側に与えら
れる。

更に演算装置出力はテスト論理装置１０２のデータ人力
迄延長するデータ・ケーブル９５，１０１に送られる。

アキュムレータ７５の出力は更にデータ・ケーブル１０
３と指標レジスタ７４の２ビツトのＡ２入力端に与えら
れる。

アキュムレータに対するロードＬＤ入力は制御回線７５
ａによりファームウェア出力ターミナルに接続される。

演算制御装置９１のＡ１人力は制御回線１０６によりフ
ァームウェア制御システムの出力ターミナ２しに接続さ
れ、制御装置９１に対するＡ２人力は制御回線１０７に
よりハードウェア制御装置１０８のＤ１出力に接続され
る。

制御装置１０８のＡ１人力はファームウェア制御システ
ムの出力に至る制御回線１０９に接続され、制御装置１
０８に対するＡ２人力は制御回線１０８ａに接続される
。

制御装置１０８のＡ３割込み入力は装置アダプタ１４に
より制御回線１１０に与えられる。

制御装置に対するＡ４人力はシステムのハードウェア制
御から延長する制御回線１０８ｂに接続される。

制御装置１０８のＤ２出力は、制御回線１１１によりア
ダプタ論理装置２９のＡ１入力端に接続され、制御装置
１０８のＤ３出力はデータ制御装置１１３のＡ１人力に
至る制御回線１１２に接続される。

制御装置１０８のＤ４出力は制御回線７０ｂによりシフ
ト・レジスタ７０のロードＬＤ入力側に接続され、Ｄ５
出力はテスト論理装置１０２のＡ１入力端に接続される
。

制御装置のＤ６出力はシステムのハードウェア制御部に
至る制御回線１０８ｃに接続される。

制御回路７９ａ上のファームウェア生成によるクロック
信号はアドレス・カウンタ７９のクロックＣＫ入力側に
与えられ、制御回路１１４上のファームウェア制御信号
はカウンタのＬＤ入力側に与えられる。

更に、カウンタに対する上下方向（ｕｐ／ｄｏｗｎ）選
択入力側は制御回線７９ｂによりファームウェア制御信
号を受取るカウンタの２つの出力ビットはセレクタ１１
５のＡ１入力端に与えられる。

カウンタ出力の下位の６ビツトはスクラッチパッド・メ
モリー装置８１のＡ２入力端に与えられる。

セレクタ１１５のＡ２人力は指標レジスタ７４のＤ２出
力側に接続され、同レジスタのＬＤ大入力制御回線７４
ａに対してファームウェアにより与えられる。

セレクタ１１５の３ビツト出力は、スクラッチパッド・
メモリー装置８１のアドレス（ＡＤＤＲ）人力に対して
与えられ、セレクタのＳＥＬ入力側は制御回線１１６に
よりファームウェア制御信号を受取る。

メモリー装置８１のＡ１人力はデータ・ケーブル１１７
により論理装置８３の８ビツトのＤ２出力側に接続され
る。

論理装置８３に対するＡ２人力はデータＦＩＦＯ装置１
１８のＤ１出力側に接続され、論理装置８３に対するＡ
３人力は前記装置１１８のＤ２出力側に接続される。

論理装置８３に対するＡ４人力はデータ・ケーブル１１
９により装置アダプタ１１４により与えられる。

データレジスタ８２に対するデータ入力はメガバス１３
に電気的に接続された１６ビツトのデータ・ケーブル１
２０に接続され、データ・レジスタの出力は更にデータ
ＦＩＦＯ装置１１８の入力側に接続される。

レジスタに対するＬＤ大入力制御回線８２ａ上のハード
ウェア制御部により与えられる。

更にレジスタの出力はデータ・ケーブル１３９と１４０
に対して与えられる。

データ・レジスタ１００に対するＬＤ大入力、制御回線
１２１上のデータ制御装置１１３により与えられる。

レジスタ１００の出力は、２対１データ・マルチプレク
サ１２２のＡ２入力端に与えられる。

マルチプレクサに対する１６ビツトのＡ１人力は５ＨＲ
Ｄレジスタ９８により与えられ、同レジスタのＬＤ大入
力制御回線９８ａ上のデータ制御装置１１３により与え
られる。

マルチプレクサの出力は、１６ビツトのデ′−タ・ケー
ブル１２３によりメガバス１３に与えられる。

テスト論理装置１０２については、状況信号が制御回線
１２４上のファームウェア制御システムにより論理装置
のＡ２入力端に与えられる。

更にバス論理装置１２８は制御回線１０２ａにより状況
信号を論理装置１０２のＡ３入力端に与え、制御装置７
７は制御回線１０２ｂにより論理装置のＡ４入力端にレ
ンジ信号の終端を与える。

論理装置１０２のＡ５人力は、装置アダプタ１４のＤ１
出力側からの割込み信号を送る制御回線１２５に接続さ
れる。

テスト論理装置は、以下に述べるファームウェア制御シ
ステムに延在する制御回線１２６に対して制御信号を提
供する。

アダプタ論理装置２９は又、そのＡ２入力端に接続され
た制御回線１２７上のファームウェア信号を受取る。

論理装置の出力は、装置アダプタ１４のＡ１人力に与え
られる。

論理装置の出力側から延在する制御回線２９ａはデータ
制御装置１１３のＡ５入力端およびデータＦＩＦＯ装置
１１８の並列の転送ＴＯＰ入力入力側柱延在制御回線１
１８ｂに接続される。

第５図に示す如く、メガバス１３は両方向性のデータ・
ケーブル１２９によりバス論理装置１２８に接続される
。

論理装置１２８に対するＡ２人力はアキュムレータ７５
の出力を伝えるデータ・ケーブル１０３に接続され、論
理装置に対するＡ３人力はファームウェア制御システム
の出力側に延長する制御回線１３０に接続される。

論理装置１２８に対するＡ４人力は制御装置７７のＤ１
出力側に接続され、論理装置に対するＡ５人力は第１の
先入れ先出しＦＩＦＯ装置１３１のＤ１出力側に接続さ
れる。

論理装置に対するＡ６人力は制御回線１２８ａ上のシス
テム・ハードウェアにより与えられる。

論理装置１２８のＤ１出力はデータ・ケーブル８８に接
続され、Ｄ２出力はデータ・マルチプレクサ１２２の選
択ＳＥＬ入力側に至る制御回線１３２に接続される。

論理装置のＤ３出力はデータ制御装置１１３のＡ２入力
端に接続され、Ｄ４出力はＦＩＦＯ装置１３１のＡ１入
力端に接続されている。

論理装置１２８のＤ５出力は複式の２対１アドレス・マ
ルチプレクサ１３３のＳＥＬ入力側に接続され、論理装
置のＤ６出力は制御回線１０２ａに接続される。

ＦＩＦＯ装置１３１に対するＡ２人力は制御装置１１３
のＤ１出力側に接続され、ＦＩＦＯ装置のＤ２出力は制
御装置１１３のＡ３入力端に接続される。

制御装置１１３に対するＡ４人力は制御回線１３４によ
りファームウェア制御システムの出力側に接続され、制
御装置のＡ５人力は回線２９ａに接続される。

制御装置のＤ２出力は制御回線１２１に接続され、Ｄ３
出力は制御回線１３５によりデータＦＩＦＯ装置１１８
の制御ＣＴＲ入力側に与えられる。

データ制御装置１１３のＤ４出力は制御装置７７のＡ１
入力端に与えられ、Ｄ５出力はレジスタ装置９８のＬＤ
入力側に至る制御回線９８ａに与えられる。

制御装置７７に対するＡ２人力はバス・アドレスレジス
タ装置１３６のＤ１出力側に接続され、制御装置に対す
るＡ３人力は制御回線１３７によりファームウェア制御
システムの出力側に接続される。

制御装置７７のＤ２出力はＡＭＵＸ７２の入力側に至る
データ・ケーブル７６に与えられる。

制御装置７７のＤ３出力は、装置アダプタ１４のＡ３入
力端に至る制御回線７７ａと、前述の如くテスト論理装
置１０２のＡ４入力端に至る制御回線１０２ｂに与えら
れる。

バス・アドレス・レジスタ装置１３６は、バイト又は１
ワードが２バイトからなるワードのいずれかをカウント
するよう制御できる２４ビツトのアップ・カウンタから
なる。

装置１３６の８ビツトのＤ１出力は又アドレス・マルチ
プレクサ１３３のＢ１人力に与えられ、装置１３６の８
ビツトのＤ２出力はマルチプレクサ１３３のＢ２人力に
与えられる。

装置１３６の８ビツトのＤ３出力はデータ・ケーブル１
３８によりメガバス１３に与えられる。

レジスタ装置３６に対するＬＤ大入力制御回線１３６ａ
上のファームウェアにより与えられる。

アドレス・マルチプレクサ１３３に対する８ビツトのＡ
１およびＡ２人力はデータ・ケーブル１３９および１４
０を経てデータ・レジスタ８２により与えられる。

作用においては、ＭＰＤＣｌｏはディスク・アダプタ１
４とインターフェースし、同アダプタは更に第１図に示
される如く複数個のディスク装置にサービスが可能であ
る。

もしメガバス１３から余計なバス要求が受取られると、
バス論理装置１２８はテスト論理装置１０２に至る回線
１０２ａ上に信号を生じる。

更に、装置アダプタ１４の要求は制御回線１２７上の割
込み信号により表示される。

これにより論理装置は、装置アダプタの要求か、メガバ
ス１３の要求がサービスされるべきかを通知される。

これと同時に、テスト論理装置１０２は、制御回線１２
５上の信号によりファームウェアに対して実行されるべ
きマイクロ命令シーケンスを表示する。

要求が既にタスクの実行に関連させられるディスク装置
に指向される場合、バス論理装置１２８はシステムのハ
ードウェア制御下でメガバス１３に対して否受理ＮＡＫ
状況信号を生じる。

もし現在タスクの実行に関連しないディスク装置がメガ
バス１３によりアドレス指定されるがＭＰＤＣがその時
点で第２のディスク装置と関連する前のタスクの実行に
関与していれば、論理装置１２８はメガバス１３に対し
て待機状況信号を発する。

アドレス指定されるディスク装置が使用中でなく、ＭＰ
ＤＣが前のタスクの実行中の装置のサービスに関与しな
ければ、受理ＡＣＫ状況信号がメガバス１３に対して発
される。

ＭＰＤＣの作用中データ転送用のデータ経路は第４図と
第５図のシステムと組合されて作用するファームウェア
により用意される事が理解されよう。

然し、データ転送はシステムのハードウェア／ファーム
ウェア制御下で生じる。

このようなハードウェアの詳細な説明は米国特許第３，
９９３，９８１号、および下記のハネウェル社の照合マ
ニュアル、即ちＭＰＤＣ照合マニュアルＤｏｃ、Ｎｏ、
７１０１０２４１−１００、注文ｔＦＭ５５、Ｒｅｖ、
０ ： ＭＰ ＤＣカートリッジ・ディスク・アダプタ
照合マニュアルＤｏｃ、Ｉ’に７１０１０２３９−１０
０．注文Ｎ［ｌＦＭ５７、Ｒｅｖ、Ｏ：ＭＰＤＣディス
ク・アダプタ照合マニュアルＤＯＣ，Ｎ１１７１０１０
４４１−１００１注文ＮｃｔＦＫ９０゜Ｒｅｖ、Ｏにお
いて見出されよう。

読出し又は書込み操作においては、第１図のＣＰＵ１１
は最初アドレス・シフト・レジスタ７０に対してチャン
ネル宛先番号および機能コードを与える。

シフト・レジスタは、システムのハードウェア制御下で
１６進のロータリ・スイッチにおいてセットされた宛先
番号に比較され、もしマツチングが示されると、バス論
理装置１２８はバス１３に対する整合状態確認を応答す
る。

この応答は前述の如く待機、否受理ＮＡＫ又は受理ＡＣ
Ｋのいずれかである。

もしＡＣＫ応答が論理装置１２８によりメガバス１３に
対して発されると、論理装置は更に使用中の信号をメガ
バス１３に与えて以降のバス要求を待機状態におく。

その後システムのハードウェアはメガバス１３とＭＰＤ
Ｃ１０間のデータ転送を制御する。

読出し又は書込み操作の間ディスク装置の作用の制御の
ための手段を提供するため、ＣＰＵ１１は又、ハードウ
ェア制御下でデータ・レジスタ８２とアドレス・シフト
・レジスタ７０にロードされる構成ワードＡをメガバス
１３に与える。

ロード操作の完了と同時に、システムのハードウェアは
メガバス１３に対してＡＣＫ信号を発し、これに使用中
の信号が続く。

ファームウェアは使用中信号を検出し、スクラッチパッ
ド・メモリー８１に記憶するため演算装置８５を介して
アドレス・シフト・レジスタ７０とデータ・レジスタ８
２におけるデータの転送を制御する。

ファームウェアがメモリーの記憶作用を完了した時シス
テムのハードウェアに信号し、このハードウェアがアド
レスおよびデータ・レジスタへの構成ワードＢのローテ
ィングを制御する。

次いで構成ワードＢはファームウェア制御下でスクラッ
チパッド・メモリーにロードさ花木プロセスは主メモリ
ー・アドレス、レンジ・カウント、タスクおよび状況要
求をこの順序で受取るべく反復される。

タスクカゴデータ・レジスタ８２にロードされてスクラ
ッチパッド・メモリー８１に記憶される時、このタスク
はファームウェア制御下で実行される。

周タスクの完了と同時に、機能コードが調べられ、引き
受は得る状況要求の存在を検出する。

メモリーの記憶動作においては、ファームウェアは機能
コードを検出してデータレジスタ８２からの情報が記憶
されるスクラッチパッドアドレスを決定する。

更に、ファームウェアは機能コードを調べることにより
データのフォーマ・ブト間の識別が可能である。

機能コード１６進０７はタスクがスクラッチパッド・メ
モリーにロードされた事を示し、機能コード１６進１１
は構成ワードＡを、機能コード１６進１３は構成ワード
Ｂを識別する。

更に、機能コード１６進ＯＤはレンジ・カウント（転送
されるデータバイト）を識別する。

構成ワードＡとＢ１ タスク、およびレンジは第３ａ図
のＩ１０出力指令ワードのデータ・フィールドにより示
される如きフォーマットを有する事が判ろう。

然し、主メモリーアドレス入力は、第３ａ図のｌ１０Ｌ
Ｄ出力指令ワードにより示されるモジュール番号および
アドレス・フィールドからなる。

データがディスク装置から読出されて主メモリー装置１
２に記憶される読出し操作の間、システム・ハードウェ
アは、主メモリー・アドレスの上位ビットと機能コード
とメガバス１３からのチャンネル宛先番号をアドレス・
シフト・レジスタ７０にロードし、主メモリー・アドレ
スの下位ビット、レンジ又はタスクをデータ・レジスタ
８２にロードする。

ファームウェア制御下では、アドレス・シフト・レジス
タ７０における情報はＡＭＵＸ７２およびＯＲ論理装置
８３を介して演算装置８５のＡ１入力端にクロックされ
る。

更に、回線１０６上のファームウェア指令に応答して、
演算制御装置９１は演算装置８５にあるモードを生じて
Ａ１人力を選択する。

これと同時に、演算装置に対するＡ１人力はスクラッチ
パッド・アドレス・カウンタ７９の入力側に与えられ、
制御回線１１４に与えられるファームウェア指令下でア
ドレス・カウンタにロードされる。

データ・ケーブル７３上のアドレス・シフトレジスタ出
力の２ビツトは指標レジスタ７４のＡ１入力端に与えら
れ、情報が読出されるべきディスク装置を表示する。

制御回線７４ａによるファームウェア制御下で、２つの
識別ビットが指標レジスタにロードされる。

指標レジスタの出力は、アドレス・カウンタ７９の２つ
の上位ビットの如くセレクタ１１５に与えられる。

ファームウェアは更に制御回線７９ａ上にアップ／ダウ
ン信号を、又制御回路７９ｂ上にクロック信号を生ずる
ことによって、アドレスカウンタ７９を初期設定する。

カウンタは、ファームウェア生成のクロック信号により
表示された速度で増分又は減分力向にカウントするよう
指令される。

指標レジスタおよびアドレス・カランクからの入力に応
答して、セレクタ１１５はスクラッチパッド・メモリー
装置８１をアドレス指定する。

このようにデータ・レジスタ８２に存在するデータはフ
ァームウェア制御下でＡＭＵＸ７２、ＯＲ論理装置８３
、およびデータ・ケーブル１１７を経るデータ経路によ
りセレクタ１１５が表示するスクラッチパッド・メモリ
ー・アドレスに転送される。

構成ワードＡおよびＢ１主メモリー・アドレス、レンジ
、およびタスクはこれによりスクラッチパッド・メモリ
ーにロードされる。

メモリー記障作用の完了と同時に、ファームウェアはア
ドレス・シフト・レジスタ７０の機能コードをアクセス
してタスクが表示されるかどうかを決定する。

特に、ファームウェアはケーブル８６により１６進コー
ド０７をＢＭＵＸのＡ１入力端に与える。

ＢＭＵＸは制御回線８４ａ上のファームウェア制御信号
を介してＡ１人力に選択される。

これと同時に、１６進コードは演算装置８５を介して送
られ、アキュムレータ７５に記憶される。

その後、アドレス・カウンタ７９の出力はＡＭＵＸ７２
とＯＲ論理装置８３を経て演算装置８５のＡ１人力に送
られる。

ファームウェア制御下で、演算装置はアキュムレータ７
５におけるコードをアドレス・カウンタ７９の出力と比
較する。

もしマツチングすれば、タスクが表示されてテスト論理
装置１０２が制御回線１２６により信号をファームウェ
アに生じ、次のマイクロ命令のシーケンスの実行を開始
する。

更に、回線１３０上のファームウェア制御信号に応答し
てバス論理装置１２８はアドレス指定されたディスク装
置のチャンネルを使用中にセットする。

その後、メガバス１３により送られて、現在のタスクが
割当てられる装置をアドレス指定するこれ以上の情報が
ＮＡＫ状況信号で応答される。

タスクの存在の検出と同時に、ファームウェアはスクラ
ッチパッド・メモリー８１に記憶されたタスクをアクセ
スし、ＡＭＵＸ７２およびＯＲ論理装置８３を介して前
記情報を演算装置８５に転送する。

ファームウェア制御下で、演算装置８５およびテスト論
理装置１０２はタスク情報をテストして実行されるべき
指令を決定する。

例えば、タスクはディスク・シーク、再較正、読出し又
は、書込み操作が要求される事を表示する。

これ等のテストの結果は、制御ケーブル１２６によりフ
ァームウェアに対してテスト論理装置１０２により与え
られる。

データが主メモリー装置１２から読出されてディスク装
置に書込まれる書込み操作においては、ファームウェア
制御下のアダプタ論理装置２９は装置アダプタ１４にス
トローブを発シて４のカウントを内部のデ゛−タ・カウ
ンタにロードする。

更に、アダプタ論理装置２９は一連の４つのストローブ
を発して構成ワードＡおよびＢを装置１４のデータ・バ
ッファにロードするよう指令される。

特に、情報はファームウェア制御下でスクラッチパッド
メモリー８１からＢＭＵＸ８４および演算装置８５を経
て装置アダプタ１４に至るデータ・ケーブル９２と９４
に送られる。

論理装置２９がＢＥＧＩＮ ＥＸＥＣＵＴＩＯＮ指◆を
装置アダプタ１４に発する前に、メガバス１３はデータ
の転送のためセットアツプされねばならない。

ファームウェアはオフセット・レンジの２つのダミー・
バイトをケーブル８６によりＢＭＵＸ８４に与え、演算
装置８５およびデータ・ケーブル９６に沿ってバス・ア
ドレス・レジスタ１３６に対するバイトの転送を制御す
る。

アドレス・レジスタ１３６のローティングは回線１３６
ａ上のファームウェア制御下で行われる。

次に、ファームウェアはスクラッチパッド・メモリー装
置８１に記憶されたレンジ情報をアクセスしてこの情報
をＢＭＵＸ８４および演算装置８５を介してバス・アド
レス・レジスタ１３６に至るデータ・ケーブル９６に対
して転送する。

レンジ・データがレジスタ１３６にロードされる時、オ
フセット・レンジ・データは制御装置７７に転送される
。

その後レンジ・データの２バイトはバス・アドレス・レ
ジスタ１３６からファームウェア制御下で制御装置７７
に転送され、スクラッチパッド・メモリーにおけるアド
レス情報の３バイトはバス・アドレス・レジスタ１３６
に記憶される。

これによりＭＰＤＣは表示されたディスク装置に書込み
を行うため主メモリーからデータを受取るための用意が
なされる。

データ転送を開始するため、ファームウェアはスクラッ
チパッド・メモリー８１をアクセスしてＣＰＵ１１によ
り前に与えられたＭＰＤＣチャンネル番号を転送し、バ
ス・データ・レジスタ１００に記憶するためＢＭＵＸお
よび演算装置８５を介してチャンネル番号を転送する。

この時、データが最初に読出されるべき主メモリー・ア
ドレスはバス・アドレス・レジスタ１３６に存在し、Ｍ
ＰＤＣのチャンネル宛先番号はバス・データ・レジスタ
１００に存在する。

ファームウェアは又バス論理指令をケーブル８９により
ＢＭＵＸ８４に与え、これ等指令をアキュムレータ７５
に記憶する。

このアキュムレータから、指令はデータ・ケーブル１０
３を経てバス論理装置１２８に与えられる。

論理シーケンスにおけるこれ等の指令はバス論理装置１
２８に、主メモリーに対してデータがＭＰＤＣに与えら
れるべき事を確認する応答を要求する要求を発し、アド
レス指定されたシステム装置として主メモリー装置を識
別する主メモリー・チャンネル番号を発し、ＭＰＤＣが
バイト・モードにあるかワード・モードにあるかについ
ての表示を発するように命令する。

通常の作用においては、読出し又は書込み指令は常にフ
ァームウェアがアダプタ装置１４に指令してディスク装
置の読出し／書込みヘッドを位置決めするシーク指◆に
より先行される。

更に、装置アダプタは、情報が読出されあるいは書込ま
れるべき適正なヘッドを選択するよう命令される。

次いで装置アダプタ１４は、構成ワードＡおよびＢをデ
ィスクの表面から読出されたデータと比較する。

もし指定された記録が所定位置にある事を示すマツチン
グが検出されると、装置アダプタ１４は書込み指令をデ
ィスク装置に発して記録にヘッダー・ギャップの書込み
を開始する。

この期間中、装置アダプタ１４は又制御回線１１０によ
りハードウェア制御装置１０８に割込みを生じる。

これに応答して、制御装置はテスト論理装置１０２のＡ
１人力に対して信号を発して、制御ケーブル１２６を介
してファームウェアに対して前記のシステムのハードウ
ェアに制御が切換えられるべき事を通知する。

これと同時に、ファームウェアは制御回線１０９に使用
可能ハードウェア指令を発し、更に制御回線１３４を介
して指令をデータ制御装置１１３に発してメモリーから
データを要求する際ＦＩＦＯ装置１３１の作用を制御す
る。

ＦＩＦＯ装置１３１は、主メモリーからのデータ・ワー
ドの受取りのためデータＦ ＩＦＯ装置１１８における
空間の利用度を予期するよう作用する。

特に、バス論理装置１２８が主メモリーからデータ・ワ
ードを要求する度に、ダミー・バイトがＦＩＦＯ装置１
３１にロードされる。

その後バス論理装置１２８は、もしダミー・バイトがＦ
ＩＦＯ装置１３１の入力レジスタからＦＩＦＯスタック
に落ちた場合に限り、データの第２のワードを要求する
。

これと同時に主メモリーはメガバス１３を介してデータ
・レジスタ８２にデータ・ワードを発する。

バス論理装置１２８が主メモリーからのデータ・ワード
を要求してこのワードを受入れた時、論理装置はデータ
制御装置１１３のＡ２入力端に信号を発する。

これに応答して、制御装置は制御回路１３５上の指令を
データＦＩＦＯ装置１１８に発してデータ・レジスタ８
２からのデータを記憶する。

前記の作用は、データＦＩＦＯ装置１１８がデータの３
２バイトで充填される迄反復される。

データＦＩＦＯが充填されると、装置１１８は制御回線
１１８ａによりハードウェア制御装置１０８に信号を発
する。

これと同時に、制御装置１０８は、制御回線１１１によ
りストローブをアダプタ論理装置２９に発する。

論理装置２９は、更にストローブを装置アダプタ１４に
発してデータ・バイトがデータＦＩＦＯから装置アダプ
タ１４に転送される事を表示する。

同じストローブが制御回線２９ａと１１８ｂによりデー
タＦＩＦＯ装置のＴＰＯ（並列転送）タミナルに与えら
れる。

これと同時にＦＩＦＯ装置のＤｌおよびＤ２出力はＯＲ
論理装置８３および演算装置８５を経てデータ・ケーブ
ル９２．９４により装置アダプタ１４に転送される。

論理装置２９のストローブは又制御回線２９ａによりデ
ータ制御装置１１３に与えられる。

このようなストローブの内の２つが受取られる事は、２
バイトのデータ・ワードがデータＦ ＩＦＯ装置１１８
から装置アダプタ１４に転送された事を示す。

これと同時にデータ制御装置１１３は、ＦＩＦＯ装置１
３１のＡ２人力に制御信号を発してＦＩＦＯスタックの
出力レジスタからダミー・バットをドロップ・アウトさ
せる。

これによりＦＩＦＯ装置の入カレジスクは空になり、信
号をバス論理装置１２８に発して主メモリーからの別め
データ・ワードに対する要求を開始する。

前記のプロセスは装置アダプタ装置１４が記録の書込完
了を表示す迄継続する。

装置アダプタ１４はディスク装置における書込み操作を
制御する事が判るであろう。

データがディスクに書込まれつ５ある時、装置アダプタ
は制御回線１２５によりテスト論理装置１０２に信号し
て装置アダプタの内部のバッファが空になる迄データの
提供を停止する。

この期間中、テスト論理装置１０２は、ファームウェア
制御システムに対して制御がハードウェアに転換される
事を通知する。

装置アダプタ１４が別のデータの受取りの用意がある時
、制御回線１２５の論理状態は変更される。

これと同時に、テスト論理装置１０２はデータ転送を再
開するためにファームウェアに対して制御をハードウェ
アに戻す事を通知する。

このプロセスは、零のレンジ・カウントにより示される
如くデータ転送が完了される迄継続する。

バス論理装置１２８が別のデータ・ワードを要求スる毎
に、システムのハードウェア制御下のデータ制御装置１
１３は制御装置７７のレンジ・カウンタを１だけ減分す
る。

更に、主メモリー・アドレスを含むデータ要求がメガバ
ス１３に発されて主メモリー装置１２により受入れられ
た後、制御装置７７はバス・アドレス・レジスタ１３６
を２だけ増分し、レンジ・カウンタを１だけ減分する。

レンジ・カウントが尽きると、レンジ制御装置７７は制
御回線７７ａおよび１０２ｂを通じて「レンジの終端」
ＥＯＲ信号をそれぞれ装置アダプタ１４およびテスト論
理装置１０２に発する。

制御ケーブル１２５は２本の割込み回線を有する事が判
ろう。

第１の割込み回線はファームウェア要求回線で、装置ア
ダプタ１４が記録の中間に存在する量制御がファームウ
ェアに戻されるべき事を示す。

第２の割込み回線は、非データ・サービス要求がサービ
スされる事をファームウェアに対して通知するのに使用
される。

このような作用は、通常ある種のエラーが装置アダプタ
１４に存在する事を表示する。

もしＦＯＲ信号がディスク装置における記録の間又は記
録の終端に発されるならば、ファームウェアは書込み指
令を終了する。

もしＦＯＲ信号が記録の終端が生じる前に装置アダプタ
１４により受取られるならば、装置アダプタはダミー・
バイトで記録の残部を充填する。

然し、もしＦＯＲ信号が生じなければ、又割込みケーブ
ル１２７に表示される装置アダプタのエラーが存在しな
ければ、ファームウェアは装置アダプタ１４において構
成ワードＡおよびＢを更新してディスク装置の次の論理
的セクターを指示する。

（Ｆ−４）第６図 第６図は、第４図および第５図に示されたシステムの作
用を制御するためのファームウェア制御システムを機能
的ブロック図で示す。

１６ビツトの戻りレジスタ２００の１２ビツト出力はセ
レクタ２０１のＡ１入力端に接続されている。

セレクタ２０１の１２ビツト出力は更に１６ビツトのマ
イクロプログラム・アドレス・カウンタ２０２の入力側
に与えられ、アドレス・カウンタの１２ビツト出力は記
録されたマイクロプログラムのマイクロ命令を有する４
、０ＫＸ１６ビツト読出し専用記憶装置Ｒ８０２０３の
入力側に接続されている。

ＲＯ８の１６ビツトのＤ１出力は１６ビツトのマイクロ
プログラムの命令レジスタ２０４の入力側に接続され、
ＲＯ８のＤ２出力はセレクタ２０１のＡ３入力端に与え
られる。

マイクロプログラム命令レジスタ２０４は、第４図のテ
スト論理装置１０２から制御信号と制御回線１２６によ
り受取りリセットあるいはクリアされる。

マイクロプログラム命令レジスタ２０４の１６ビツトの
出力はデコーダ２０５の入力側と、戻りレジスタ装置２
００のＡ１入力端と、ファームウェア配分装置２０６の
Ａ１入力端に与えられる。

レジスタ２０４の１ビツト出力は戻りレジスタ２００の
ＬＤ入力側に与えられる。

デコーダ２０５のＤ１出力はセレクタ２０１のＡ２入力
端に与えられ、デコーダのＤ２出力は戻りレジスタ装置
２００のＡ２入力端に与えられる。

更に、デコーダ２０５のＤ３出力は配弁装置２０６のＡ
２入力端に与えられる。

配分装置のＤ１出力はバス論理装置１２８に至る制御回
線１３０に与えられ、Ｄ２出力はデータ制御装置１１３
に至る制御回線１３４に与えられる。

配分装置２０８のＤ３出力はアダプタ論理装置２９のＡ
２入力端に接続された制御回線１２７に与えられ、Ｄ４
出力は演算制御装置９１に至る制御回線１０６に与えら
れる。

Ｄ５出力はハードウェア制御装置１０８のＡ１入力端に
接続される制御回線１０９に与えられ、Ｄ６出力は制御
装置７７のＡ３入力端に至る回線１３７に接続される。

ＤＩ出力は制御ケーブル８６に接続され、Ｄ８出力はカ
ウンタ７９に対するロード指令を送る制御回線１１４に
与えられる。

Ｄ９出力は制御回線１１６に与えられ、Ｄ１０出力は制
御回線１２４に与えられる。

Ｄ１１出力は制御回線７０ｂに与えられ、Ｄ１２出力は
制御回線７２ａに、又Ｄ１３出力は制御回線８４ａに与
えられる。

Ｄ１４出力は回線７５ａに、Ｄ１５出力は回線７４ａに
、又Ｄ１６出力は回線７９ａに与えられる。

Ｄ１７出力は回線７９ｂに与えられ、Ｄ１８出力は回線
１３６ａに与えられる。

配分装置２０６のＤ１９出力はカウンタ２０２のＬＤ入
力側に与えられ、該カウンタのクロック入力は制御回線
２０７を経てシステムのハードウェアにより与えられる
。

更に制御回線２０７はレジスタ２０４のＬＤ入力側に接
続されている。

ＲＯＳ ２０３に記憶される１６ビツトのファームウェ
ア指令は４つのフィールド、即ち０ＰＣＯＤＥ、ＡＭＵ
Ｘ７２選択、ＢＭＵＸ８４選択、および雑務フィールド
に分割されている。

ファームウェア指令は更に各々が指定された操作を行う
ためのビット構成を表わす７つのカテゴリーに区分され
ている。

ファームウェア指令の７つの基本的なカテゴリーとは、
雑務指令、バス論理指令、ＡＬＵ指◆、定数値データ指
令、メモリー指令、テスト指令、および分岐指令である
。

ファームウェアの各カテゴリーは、ＲＯ８２０３のビッ
ト０、■および２の２通夜号である特定の０ＰＣＯＤＥ
により識別される。

作用においては、マイクロプログラム・アドレス・カウ
ンタ２０２はファームウェア制御下でセレクタ２０１か
らロードされ、その後回線２０７上のハードウェア・シ
ステム制御信号によりクロックされる。

アドレス・カウンタ出力はＲＯ８２０３をアドレス指定
し、同ＲＯ８はこれに応答してマイクロ命令を命令レジ
スタ２０４に与える。

レジスタ２０４はハードウェア制御下でマイクロ命令を
ロードし、このマイクロ命令ビット構成をデコーダ２０
５、配分装置２０６、および戻りレジスタ２００に与え
る。

ＲＯ８２０３に記憶されたマイクロ命令シーケンスが実
行される順序はいくつかの方法のいずれかで制御できる
。

テスト論理装置１０２はリセット信号を発してノン・オ
ペレーション（ｎｏ−ｏｐ）命令を命令レジスタ２０４
に発生させる。

これと同時に命令レジスタはレジスタにおける現在の命
令をスキップして次に生じる命令に進行する。

あるいは又、アドレス・カウンタ２０２は、読出し専用
記憶装置２０３とレジスタ２００から形成されたマイク
ロ命令アドレスでロードされ得る。

第６図のファームウェア制御システムは、このようにマ
イクロプログラムの実行における重要な多能性を提供す
る。

ＲＯ８２０３においてアドレス指定された各マイクロ命
令がレジスタ２０４にロードされる時、命令ビット構成
と、命令のカテゴリーを識別するデコーダ２０５からの
２進コードは配分装置２０６に与えられる。

これに応答して、配分装置は前述の如くファームウェア
制御信号を第４図および第５図のシステムに与える。

デコーダ２０５およびファームウェア配分装置２０６の
作用については付表Ａ−Ｋを照合すれば更によく理解さ
れよう。

０ＰＣＯＤＥは表Ａに規定されるが、これは表Ｂ−にの
１つのポインタを与える。

例えば、ｏＰｃｏＤＥＯＯＯは表Ｂの各種指令を表わす
。

０ＰＣＯＤＥＯ１０は表Ｃに関し、０ＰＣＯＤＥＯ１１
は表Ｄ１０ＰＣＯＤＥ１００は表Ｅ１および０ＰＣＯＤ
Ｅ １０１は表Ｆに関する。

更に、０ＰＣＯＤＥ １１０は表Ｇに関し、０ＰＣＯＤ
Ｅ １１１は表Ｉに関する。

表Ｃ−Ｇおよび■の各命令はビットＡ。

−Ａ３からなるＡフィールドを含む。

Ａフィールドの各々はデータを第４図のＡＭＵＸ７２に
与えるレジスタを表わす。

更に表りはピッ）Ｂ。およびＢ１からなるＢフィールド
を有する命令を含んでいる。

Ｂフィールドは表Ｋにより規定され、同表においてはＢ
ＭＵＸがアキュムレータ７５とスクラッチパッド・メモ
リー装置８１とバス状況入力に対するケーブル８８によ
りバス論理装置１２８に選択され、又定数値入力に対す
るケーブル８６によりファームウェア制御システムに選
択される事が示される。

２バイトの演算が演算装置８５により行われつＮある場
合、表りのＣフィールドを用いて前のＡＵ８５の結果が
以降の演算において使用できるキャリー・インの特性を
提供する。

表りの各命令のＦフィールドは、ＡＵ８５の演算の結果
をＡフィールドにより指定されるレジスタに記憶する指
令を与える。

表りの残りの下位ビットは表示された演算を行うようＡ
Ｕ８５に指令するためのモード選択ビットを示す。

表Ｅの命令セットは定数値に対するＣフィールドを含み
、表Ｆの各命令の下位ビットはそのＡフィールドにより
示される各レジスタをロードするためのストローブの生
成を行う。

表Ｇの命令セットは、表Ｈのエントリにより規定される
テスト即ちＴフィールドを含む。

表ＩのＡフィールドは、転送が行われるマイクロプログ
ラムのアドレスを示す。

表りは、表Ａ−Ｋに使用した簡略記号、および第４図乃
至第８図に示された如きシステムの構成要素間の相互照
合を提供する。

表 マイクロ命令簡略記号 ＦＵ Ｂｕｓ Ｌｏｇｉｃ ＬＵ Ａｃｃｕｍｕｌａｔｏｒ Ｓｃｒａｔｃｈｐａｄ Ｍｅｍｏｒｙ Ｓｃｒａｔｃｈｐａｄ Ａｄｄｒｅｓｓ ＬＴ Ａｄｄｒｅｓｓ Ｃｏｕｎｔｅｒ Ｒａｎｇｅ Ｃｏｕｎｔｅｒ ＯＰ ０Ｐ ＳＰ Ａｄｄｒｅｓｓ Ｍｅｍｏ ｒ ｙ ハードウェア装置 ユーザのため予約 バス論理装置１２８ 演算装置８５．演算側 御装置９１．アキュム レータ７５ アキュムレータ７５ スクラッチパッド・ メモリー装置８１ スクラッチパッド・ アドレス・カウンタ７９ バス論理装置テスト バスト・アドレス・カラン タ３００，３０２および ０３ １／ンジ・カウンタ ３０６〜３０９ ＭＵＸ７２ ＭＵＸ８４ スクラッチパッド・ アドレス・カウンタ スクラッチパッド・ メモリー・装置８１ （Ｆ−５）第７図 第７図は、更に詳細な機能ブロック図によりレンジおよ
びオフセット・レンジ制御装置７７、アドレス・マルチ
プレクサ１３３．およびバス・アドレス・レジスタ１３
６を示す。

バス・アドレス・カウンタ３００は、８ビツトデータ・
ケーブル９６上のＡＵ８５からのデータを受取り、制御
回線１３６ａ上のファームウェアからの指令をロードす
る。

カウンタ３００に対するクロック人力は、バス・アドレ
ス・カウンタ３０２のクロック入力側、バス・アドレス
・カウンタ３０３のクロック入力側、およびアドレス・
クロック論理装置３０４の出刃側に接続される。

カウンタ３００の８ビツト出力は、データ・ケーブル３
０５によりメガバス１３に、又カウンタ３０２のデータ
入力側に与えられる。

本文に述べた望ましい実施態様においては、アドレス・
カウンタ３００，３０２および３０３は２４ビツトのメ
モリー・アドレスのアップ・カウンタを構成する。

カウンタ３０２のロード入力は、制御回線１３６ａと、
カウンタ３０３、レンジ・カウンタ３０６，３０７、オ
フセット・レンジ・カウンタ３０８および３０９のロー
ド入力側に接続される。

カウンタ３０６と３０７は１６ビツトのレンジ・ダウン
・カウンタを形成し、カウンタ３０８と３０９は１６ビ
ツトのオフセット・レンジ・ダウン・カウンタを形成す
る。

カウンタ３０２の８ビツト出力は、アドレス・マルチプ
レクサ３１０のＡ１入力端およびカウンタ３０３のデー
タ入力側に与えられる。

カウンタ３０３の８ビツト出力は、アドレス・マルチプ
レクサ３１１のＡ１入力端およびレンジ・カウンタ３０
６のデータ入力側に与えられる。

アドレス・マルチプレクサ３１０は又、その人２入力端
において第４図のデータ・レジスタ８２からケーブル１
３９によりデータを受取る。

マルチプレクサの８ビツト出力はメガバス１３迄延在す
るデータ・ケーブル３１２に与えられる。

マルチプレクサ３１０に対する選択ＳＥＬ入力は制御回
線３１３上のバス論理装置１２８により与えられる。

アドレス・マルチプレクサ３１１は又、データ・ケーブ
ル１４０によりデータ・レジスタ８２からデータを受取
り、８ビツトのデータをメガバス１３に至るデータ・ケ
ーブル３１４に与える。

マルチプレクサ３１１に対するＳＥＬ入力はマルチプレ
クサ３１０のＳＥＬ入力側に接続される。

レンジ・カウンタ３０６の８ビツト出力はレンジ・カウ
ンタ３０７の入力側に接続される。

カウンタ３０７の出力は更にカウンタ３０８の入力側に
与えられ、カウンタ３０８の８ビツト出力はカウンタ３
０９の入力側に与えられる。

カウンタ３０９の８ビツト出力はＡＭＵＸ７２のＡ３入
力端に至る制御回線７６に与えられる。

第７図のシステムに対するクロック・ソースハ４．０
ＭＨｚ発振器３１５で、アドレス・クロック論理装置３
０４とレンジ・クロック論理装置。

３１６にクロック信号を与える。

論理装置３０４は、それぞれバス論理装置１２８と制御
回路３１７と３１８上のファームウェアから使用可能信
号を受取る。

これに応答して、論理装置３０４はカウンタ３００，３
０２，３０３に対して増分指令を発する。

レンジ・クロック論理装置３１６は、それぞれ制御回線
３１９〜３２１を経てバス論理装置１２８、ファームウ
ェアおよびデータ制御装置１１３から使用可能信号を受
取る。

更に、制御装置１１３はオフセット・レンジ使用可能信
号を論理装置３１６のＥＮ４入力端に与える。

論理装置３１６は、使用可能の状態になると、減分指令
をカウンタ３０６〜３０７又はカウンタ３０８〜３０９
に与える。

もしデータが装置アダプタ１４により制御されるディス
ク装置から読出されるかこれに書込まれるならば、第１
図のＣＰＵ１１は、前述の如くチャンネル宛先番号およ
び機能コードを第４図のアドレス・シフト・レジスタＴ
Ｏに与える。

更に、ＣＰＵはデータ・レジスタ８２に対して構成ワー
ドＡとＢ１主メモリー・アドレス、レンジ・カウント、
オフセット・レンジ・カウント、タスク、および状況要
求を与える。

ファームウェアはレジスタ７０における機能コードをア
クセスして、レジスタ８２のデータが記憶されるべきス
クラッチパッド・メモリー装置８１におけるアドレスを
検出する。

次にファームウェアは、データの７バイトを一時に１バ
イト宛スクラツチパツド・メモリー装置８１からアドレ
ス・カウンタ３００，３０２゜３０３、レンジ・カウン
タ３０６，３０７、およびオフセット・レンジ・カウン
タ３０８゜３０９に順次シフトする。

ロード操作の完了と同時に、主メモリー・アドレスはア
ドレス・カウンタ３００，３０２，３０３、カウンタ３
０６〜３０７のレンジ・カウント、およびカウンタ３０
８〜３０９のオフセット・レンジ・カウントに存在する
。

データがディスク装置から読み出され主メモリー装置１
２に書込まれる読出し操作中、メガバス１３は、データ
と、このデータが書込まれるべき主メモリーにおける２
４ビツトのアドレスの両方を与えられる。

特に、このデータはバス・データレジスタ１００に存在
する。

２つのデータ・バイトからなるデータ・ワードがＭＰＤ
Ｃｌｏからメガバス１３に転送されるべき時、バス論理
装置１２８はマルチプレクサ３１０と３１１をＡ１入力
端に対して選択する。

データが転送されるべき主メモリーモジュールはこれに
よりメガバス１３に利用可能となる。

転送されたデータが書込まれるべき主メモリー・アドレ
スはこれと同時にアドレス・カウンタ３００．３０２，
３０３からそれぞれケーブル３０５．３１２，３１４に
与えられる。

主メモリー装置が確認信号を発して表示されたアドレス
へのデータを受入れる毎に、カウンタ３００゜３０２．
３０３における主メモリー・アドレスは２だけ増分され
る。

装置アダプタ１４からＭＰＤＣｌｏに対するデータ転送
中、第５図のデータ制御装置１１３は、１データ・バイ
トが転送される毎に制御回線３２２に対して論理数１の
信号を発する。

レンジ・クロック論理装置３１６は使用可能となり、こ
れによりオフセット・レンジ・カウンタ３０８と３０９
を減分する。

カウンタ３０９の出力はケーブル７６により第４図のＡ
ＭＵＸ７２とＡＵ８５に与えられる。

オフセットレンジ・カウントが零より太きい限り、デー
タ・バイトは無視されてメガバス１３には転送されない
。

然しオフセット・レンジ・カウントが尽きると、データ
転送制御装置はオフセット・レンジ・カウンタからレン
ジ・カウンタ３０６，３０７に切換わる。

特に、データ制御装置１１３は論理装置３１６に対する
ＥＮ４人力を禁止し、その後制御回線３２１により論理
装置のＥＮ３人力に使用可能信号を発する。

これに応答して論理装置３１６は、データ・バイトが装
置アダプタ１４からＭＰＤＣｌｏに転送される度にレン
ジ・カウンタを減分する。

制御レンジ・カウンタに切換った後転送された各データ
・バイトはメガバス１３に転送される。

カウンタ３０６，３０７におけるレンジ・カウントが尽
きると、カウンタ３０７は前述の如く回線７７ａと１０
２ｂ上に「レンジ終端」ＥＯＲ信号を生じる。

データが主メモリーから読出されてディスク装置に書込
まれる書込み操作は、読出し操作の方法と同様な方法で
行われる。

チャンネル宛先番号および機能コードはアドレス・シフ
ト・レジスタ７０にコードされ、構成ワードＡとＢ１主
メモリー・アドレス、レンジ・カウント、タスクおよび
状況要求を含むデータはデータ・レジスタ８２からスク
ラッチパッド・メモリー装置８１にロードされる。

オフセット・レンジ・カウントはデータのディスク装置
への書込みにおいては使用されない。

装置アダプタ１４がディスク装置の書込みヘッドを定置
して第４図の回線１１０上にハードウェア・サービス要
求信号を発した後、ファームウェアは２つのダミー・バ
イトをオフセットレンジ・カウンタ３０８．３０９に、
レンジ・カウントをカウンタ３０６，３０７に、又主メ
モリー・アドレスをカウンタ３００，３０２゜３０３に
ロードする。

ファームウェアは、更にスクラッチパッド・メモリ装置
８１からバス・データ・レジスタ１００に対してＭＰＤ
Ｃチャンネル番号を転送し、これからデータ・マルチプ
レクサ１２２を経てメガバス１３に転送する。

バス論理装置１２８は、ファームウェア制御下で応答要
求付きデータ要求を主メモリーに発し、マルチプレクサ
３１０と３１１をその人２入力端に対して選択してアド
レス・シフト・レジスタ１０における主メモリー・チャ
ンネル番号をメガバス１３に与える。

その後バス論理装置はマルチプレクサ３１０と３１１を
それ等のＡ１入力端に対して選択し、主メモリー・アド
レスをメガバス１３に与える。

バス論理装置１２８が主メモリーから別のデータ・バイ
トを要求する毎に、論理装置は又論理数１の信号を制御
回線３１９に発してレンジ・クロック論理装置を使用可
能の状態にする。

これと同時に、レンジ・カウンタ３０６と３０７は１だ
け減分される。

更に、データ要求および主メモリー・アドレスがメガバ
ス１３に対して発され主メモリー装置１２により受入れ
られた後、バス論理装置１２８はアドレス・クロック論
理装置３０４のＥＮ１入力端を使用可能にする。

これに応答して、アドレス・カウンタ３００゜３０２．
３０３は２だけ増分される。

レンジ・カウントが尽きると、カウンタ３０７は前述の
如＜ＦＯＲ信号を回線７７ａおよび１０２ｂに発する。

主メモリー装置１２からディスク装置１４に対するデー
タ転送はこれにより完了と表示される。

第７図のシステムは、雑用処理にあまりにも多くの時間
を必要とした従来のファームウェア。

データ転送制御に大きな改善をもたらすものである。

従来は、雑用パラメータがメモリーに記憶され、パラメ
ータが更新された時検索して再記憶しなければならなか
った。

本発明のハードウェア／ファームウェア方式においては
、バス・アドレス・カウンタ３００，３０２，３０３、
レンジ・カウンタ３０６〜３０７、オフセットレンジ・
カウンタ３０８〜３０９は順次ロードされてロード操作
に必要とされるマイクロ命令の数を実質的に減らす事が
できる。

更に、データ転送中にカウンタがハードウェア制御下で
増分又は減分されて大きなデータ流速が可能となる。

（Ｆ−６）第８図 第８図は、第５図のＦＩＦＯ装置１３１を詳細な論理図
で示す。

添付図面に示される電気的作用図においては、論理装置
の入力側における小円の存在は入力側が論理数字により
使用可能の状態になる事を示すものである事を理解され
度い。

更に、論理装置の出力側の円は、その特定の装置に対す
る論理的条件が満足される時出力は論理数字となる事を
示す。

ＡＮＤゲート４００は、１つの入力側を制御回線４０１
に、又第２の入力側を制御回線４０２とＡＮＤゲート４
０３の一入力端の両方に接続されている。

ゲート４０３に対する第２の入力は第４図の回線１１０
に至る制御回線４０４に接続され、第３の入力は制御回
線４１７に接続されている。

ゲート４００の出力はフリップフロップ４０５のＤ入力
側に、又フリップフロップ４０６のＤ入力側に接続され
ている。

ゲート４０３の出力はフリップフロップ４０７のトリガ
ーＴ入力側に与えられる。

フリップフロップ４０５に対するトリガー人力はフリッ
プフロップ４０７のＱ出力側に接続され、フリップフロ
ップ４０５のリセット入力は１６ワード×８ビツトＦＩ
ＦＯ４０８の出力レジスタＯＰＲ出力に接続されている
。

ＯＰＲ出力が論理数１のレベルにある時、出力レジスタ
は一杯の状態である。

更に、ＯＰＲ出力が論理数字のレベルにある時、出力レ
ジスタは空白状態である。

フリップフロップ４０５のＱ出力はＦＩＦＯ４０８の並
列転送ＴＯＰ入力側に与えられる。

フリップフロップ４０７のＱ出力はそのＤ入力側および
フリップフロップ４０６のＴ入力側に接続される。

フリップフロップ４０６に対するリセット入力は１６ワ
ード×８ビツトのＦＩＦＯ４１０のＯＰＲ出力に接続さ
れている。

フリップフロップ４０６のＱ出力は、ＦＩＦＯ４１０の
ＴＯＰ入力側と、１６ワード×８ビツトＦＩＦＯ４１１
のＴＯＰ入力側に接続される。

ＰＩＦ０４０８に対するロードＬＤ入力は制御回線４１
２に接続され、ＦＩＦＯに対するデータ入力は第４図の
データ・レジスタ８２から延在するデータ・ケーブル４
０８ａに接続されている。

ＰＩＦ０４０８の並列データ出力はケーブル９４に至る
データ・ケーブル４０８ｂに接続される。

ＦＩＦＯ４１０に対するＬＤ大入力制御回線４１３に接
続され、ＦＩＦＯに対するデータ入力はデータ・レジス
タ８２から延長するデータ・ケーブル４１０ａに接続さ
れている。

ＦＩＦＯの並列出力はデータ・ケーブル４１０ｂを介し
てケーブル９４に与えられる。

ＦＩＦＯ４１１に対するＬＤ大入力ＡＮＤゲ−）４１４
の出力側に接続されている。

ＦＩＦＯ４１１の入力レジスタＩＰＲ出力は制御回線４
１５によりＡＮＤゲート４１６の一入力端に接続されて
いる。

ＩＰＲ出力は入力レジスタが空白状態にある時論理数１
のレベルにあり、入力レジスタが一杯の状態にある時に
は論理数字のレベルにある。

ＦＩＦＯ４１１のＯＰＲ出力は、制御回線４１１ｂによ
り第５図の回線１０２ｂに与えられる。

ゲート４１６に対する第２の入力は、ゲート４０３に対
する第３の入力側および制御回線４１７に接続されてい
る。

ゲート４１６に対する第３の入力はゲート４１４の一入
力端および制御回線４１６ａに対して接続されている。

ゲート４１６の出力はフリップフロップ４１８のＴ入力
側に与えられ、前記フリップフロップのＱ出力はバス論
理装置１２８に至る制御回線４１９に与えられる。

フリップフロップ４１８のＤ入力はＡＮＤゲート４２０
の出力側に接続され、同ゲートの一人力は制御回線４２
１に接続されている。

ゲート４２０に対する第２の入力は制御回線４２２に接
続される。

ゲート４１４の第２の入力は制御回線４１７に接続され
、ゲート４１４に対する第３の入力は制御回線４２３に
接続されている。

データが第１図の主メモリー１２から構成される装置ア
ダプタ１４によりサービスされるディスク装置に書込ま
れる書込み操作においては、一連のデータ・バイトの転
送中に問題が生じ得る。

データ・バイトが主メモリー装置１２から受取られる時
、別のデータ要求がＭＰＤＣｌｏにより発されない場合
には、他のシステム装置がメモリー装置と通信するため
仲介し得る。

ＭＰＤＣは従って、ディスク装置に対する転送速度を維
持する事ができない。

もしデータに対する要求が空白状態のバッファ記憶場所
にかまわずなされると、第４図のデータ・レジスタ８２
に記憶されたデータは主メモリーから転送されるべき全
ての範囲のデータがディスク装置に対して書込まれる前
になくなり得る。

第８図の論理システムはこのような問題を未然に防ぐた
めの手段を提供する。

作用においては、データが主メモリー装置１２からＭＰ
ＤＣｌ ０に転送される時、ファームウェアは論理数１
の信号を制御回線４１７に生じる。

もしメガバス１３があるデータ転送に対してクリヤされ
ると、第５図のバス論理装置１２８は論理数１の信号を
制御回線４２２に発してメガバス１３が作動可能である
事を示す。

更に、データ転送が完了する迄、レンジおよびオフセッ
ト・レンジ制御装置７７から延長する制御回線４２１は
論理数１のレベルを維持してレンジ。

カウントが儂きなかった事を示す。

従って、ゲート４２０の出力は、フリップフロップ４１
８のＤ入力に与えられる論理数１のレベルにある。

ＭＰＤＣｌｏに対してデータが転送される前は、ＰＩＦ
０４０８，４１０，４１１は空白状態である。

従ってＦＩＦＯ４１１のＩＰＲ出力は論理数１のレベル
にあって入力レジスタが空白状態である事を示す。

更に、バス論理装置１２８は、バス・サイクル要求のサ
ービスにおいてＭＰＤＣｌｏがメガバス１３を使用しな
い期間中には、バス論理装置１２８は論理数１のの信号
を制御回線４１６ａに与える。

このように、ゲート４１６の出力は論理数１のレベルに
あってフリップフロップ４１８を動作させ、これにより
バス論理装置１２８に至る回線４１９上にバス・コイク
ル要求を生じる。

メガバス１３上の出力に対するバス・サイクル要求の生
成においては、バス論理装置１２８は論理数１の信号を
制御回線４２３に発してＭＰＤＣｌｏのバス・サイクル
要求が生じた事を示す。

これと同時に、制御回線４１７上のファームウェア制御
信号はゲート４１４を介してＦＩＦＯ４１１のロード入
力側に与えられる。

これによりダミー・バイトはファームウェア制御下でＦ
ＩＦＯにロードされ、ＦＩＦＯのＩＰＲ出力は論理数零
レベルに変化する。

このように、サイクル要求がフリップフロップ４１８の
Ｑ出力側に生成されて主メモリー装置１２から別のデー
タを要求する度に、ダミーバイト力ｆＩＦ０４１１にロ
ードされる事が判る。

主メモリー装置がバス・サイクル要求に応答する時、バ
ス論理装置１２８は、論理敷写の信号を制御回線４２３
に、又論理数１の信号を制御回線４１２と４１３に生じ
る。

主メモリー装置１２よりメガバス１３に与えられるデー
タ・バイトは、これによりデータ・ケーブル４０８ａ。

４１０ａからＦＩＦＯ４０８とＦＩＦＯ４１０にそれぞ
れロードされる。

これと同時に、バス論理装置１２８は制御回線４１６ａ
を論理数１のレベルに変化させてデータに対するバス・
サイクル要求が不活動状態になった事を示す。

もしＦＩＦＯ４１１にロードされたダミー・データ・バ
イトが入力レジスタＦＩＦＯスタックに落されるならば
、ＦＩＦＯのＩＰＲ出力は論理数１のレベルに変化して
再びフリップフロップ４１８をトリガーして制御回線４
１９上に別のサイクル要求を生じる。

前述のプロセスは、ＦＩＦＯ４０８，４１１の出力レジ
スタＯＰＲ出力により示される如くに充填される迄継続
する。

このように、ＦＩＦＯ４１１は、もしデータ・ワードが
データＦＩＦＯ４０８，４１０にロードされるならば、
別のデータ・ワードが主メモリー装置１２から要求され
得る前にこのデータ・ワードがＦＩＦＯスタックに通過
する事を予め示すように作用する。

更に、データ要求が主メモリー装置１２に対して行われ
る度毎に、ダミー・バイトはＦＩＦＯ４１１にロードさ
れる。

もし次のデータ要求が主メモリーに対してなされる前に
ダミー・バイトがＦＩＦＯのスタックに通過したならば
、その時間的遅延は、別のデータ・バイトが主メモリー
から受取られる前にＦＩＦＯ４０８，４１０におけるデ
ータ・バイトが各ＦＩＦＯスタック通過する事が知られ
る如きものである。

ＦＩＦＯ装置４０８と４１０がデータで充填されると、
ＦＩＦＯ装置のＯＰＲ出力は論理数零のレベルにあって
充填条件を示す。

更に、ＦＩＦＯ４１１のＩＰＲ出力は論理数零のレベル
にある。

このように、ゲート４１６は使用禁止の状態とされ、制
御回線４１９上のサイクル要求の生成が終了する。

ＦＩＦＯ４１１のＯＰＲ出力が論理数１のレベルに変化
してデータＰＩＦ０４０８と４１０が充填された事を示
す時、ハードウェア制御装置１０８はアダプタ論理装置
２９に対してストローブを発する。

論理装置２９は更に装置アダプタ１４に対してストロー
ブを発してデータＦＩＦＯが空白状態であり得る事を表
示する。

これと同時に、装置アダプタ１４は論理数１のハードウ
ェア・サービス要求信号を制御回線４０４に発し、これ
に応答してファームウェアはハードウェア使用可能信号
を制御回線４０２に対して生じる。

更にファームウェアは論理数１の信号を制御回線４０１
に生じてディスクに対する書込み操作が開始した事を表
示する。

フリップフロップ４０７は、ゲート４０３の出力によっ
てトリガーされてセットとリセットの条態間で動作する
。

例えば、もしフリップフロップがセット条態にあるなら
ばトリガーと同時にリセットする。

更に、もしフリップフロップがリセット条態にあればト
リガーと同時にセットする。

これによりフリップフロップのＱ出力とＱ出力はそれぞ
れフリップフロップ４０５と４０６を交互にトリガーす
る。

フリップフロップ４０５がトリガーされると、フリップ
フロップのＱ出力はＰＩＦ０４０ＢのＴＯＰ入力側に与
えられる。

これに応答して、ＦＩＦＯの出力レジスタにおけるデー
タ・バイトは装置アダプタ１４に至るデータ・ケーブル
４０８ｂに与えられる。

出力レジスタが空白状態になると、ＦＩＦＯ４０８のＯ
ＰＲ出力は即時フリップフロップ４０５をリセットする
。

同様に、フリップフロップ４０６がトリガーされると、
フリップフロップのＱ出力はアンロード信号をＦＩＦＯ
４１０に与える。

ＦＩＦＯの出力レジスタが空白状態である時、ＦＩＦＯ
のＯＲ出力はフリップフロップ４０６をリセットする。

フリップフロップ４０７がフリップフロップ４０５，４
０６と組合わされて交互にＦ Ｉ ＦＯ４０８とＦＩＦ
Ｏ４１０からデータ・バイトを選択する事は明らかであ
る。

装置アダプタ１４に送られるデータ・バイトはこのよう
にＦＩＦＯ４０８からの左方バイトとＦＩＦＯ４１０か
らの右方バイトからなっている。

ＦＩＦＯ４１０がアンロードされる度に、ＦＩＦＯ４１
１も又アンロードされるＦＩＦＯ４１１に対する入力レ
ジスタが空白状態になると直ちに、ＦＩＦＯのＩＰＲ出
力は論理数１のレベルに変化して前述の如くサイクル要
求を生成する。

データ・バイトがＦＩＦＯ４０８と４１０にロードされ
ると、ＦＩＦＯは再びアンロードされる。

然し、次のデータ・バイトに対するサイクル要求が主メ
モリー装置１２から要求される前に、ＦＩＦＯ４１１に
対する入力レジスタは空白状態になければならない。

ＦＩＦＯ４１１に対する入力レジスタが空白状態にある
時、制御回線４１９上のサイクル要求の生成を阻む２つ
の条件が生じ得る。

主メモリー装置１２から装置アダプタ１４に転送される
べきデータ・バイトの合計数を示すレンジ・カウントが
尽きると、回線４２１は論理数零に変化する。

更に、もし余計なパス要求又は他のデータがメガバス１
３上に生じてＭＰＤＣｌｏにＮＡＫ応答を生じさせるな
らば、ゲート４２０は使用禁止される。

従って、フリップフロップ４１８のＱ出力がトリガーさ
れる時論理数１のレベルに変化せず、これ以上のサイク
ル要求は行われ得ない。

（Ｆ−７）第９図 第９図は、第８図のシステムの作用をグラフの形態で示
すタイミング図である。

本文に開示されたシステムは非同期バス上の相互通信を
行う諸装置からなる事は理解されよう。

このように、第９図乃至第１１図のタイミング図の説明
においては絶対時間値は示されない。

重要な事は発生の絶対時間ではなくて発生の順序である
。

第９図において、波形５０１はＭＰＤＣｌｏを書込みモ
ードにおくファームウェアにより与えられる信号を示し
、波形５０２はファームウェア指令に応答して第５図の
バス論理装置１２８により与えられるサイクル要求信号
を示す。

波形５０３はメガバス１３に対してＭＰＤＣｌ ０によ
りなされるバス・サイクル要求を示し、波形５０４は波
形５０３により示される如くメガバス１３に対して波形
５０２のサイクル要求論理信号をセットするためバス論
理装置１２８により与えられるストローブを示す。

波形５０５は、波形５０３と５０４の論理信号に応答し
てメガバス１３に形成される論理信号を示す。

波形５０６は、ＭＰＤＣｌ ０が使用中である事を示す
ためＭＰＤＣｌｏに生成された波形を示す。

波形５０７は、マスター装置により与えられたバス要求
に応答してメガバス１３に対してスレーブにより与えら
れる論理信号を示す。

波形５０８は、波形５０９により示される如く主メモリ
ー装置１２からの第２の半バス・サイクル信号に応答し
てメガバス１３に対してＭＰＤＣｌｏにより与えられる
確認論理信号を示す。

波形５１０は第８図のＦＩＦＯ４１１に対してゲート４
１４により与えられるロード信号を示し、波形５１１は
ＦＩＦＯ４１１の入力レジスタ出力の論理的反転を示す
。

波形５１２は、データＦＩＦＯ４０８および４１０が充
填される時、ＦＩＦＯ４１１の出力レジスタにより与え
られる論理信号を示す。

第９図において波形５０１〜５１２の説明に用いた簡略
記号においては、プラス記号子は関連する波形が論理数
１のレベルにある時簡略記号により指示される条件が生
じる事を示す。

負の記号−は、波形が論理数零のレベルにある時表示さ
れた条件が生じる事を示す。

データが第１図の主メモリー装置１２から装置アダプタ
１４によりサービスされるディスク装置に書込まれる時
、ファームウェアは第８図の制御回線４１７を波形５０
１の５０１ａに示される如く論理数１のレベルに変換す
る。

バス・サイクルは波形５０６の５０６ａに示される如く
活動状態にないため、ＭＰＤＣｌ ０は前のバス・サイ
クル要求のサービスに関与しない。

このように、制御回線４１６ａが論理数１のレベルにあ
り、第１１図の５１１３に示される如く入力レジスタＦ
ＩＦＯ４１１により発された論理数１の信号はゲート４
１６を経てフリップフロップ４１８をトリガーするため
に与えられる。

これと同時にフリップフロップ４１８のＱ出力は５０２
ａに示される如く論理数１のレベルに変化する。

これによりサイクル要求５０２ａは制御回線４１９の如
きメガバス１３に与えられる。

メガバス１３の１サイクルが利用可能な時、第５図のバ
ス論理装置１２８は論理数１のパルス５０４ａを生じて
サイクル要求５０２ａを論理数１のパルス５０３ａによ
り示される如くメガバス１３におく。

パルス５０３ａと５０４ａに応答してメガバス１３に現
われる信号は波形５０５の論理数１のパルス５０５ａに
より示される。

バス論理装置１２８は、パルス５０４ａと共に論理数１
のパルス５０６ｂを生じてバス・サイクルが活動状態に
ある事即ちＭＰＤＣｌｏが使用中である事を示す。

これに応答して、ゲート４１４の出力は論理数１のパル
ス５０１ａにより示される如き論理数１のレベルに変化
してダミー・バイトをＦＩＦＯ４１１にロードする。

ＭＰＤＣｌｏからバス・サイクル要求を受取ると同時に
、主メモリー装置１２は波形５０７の論理数１のパルス
５０７ａを生じる事により要求の受入れを確認する。

ダミー・バイトがＦＩＦＯ４１１にロードされる時、波
形５１１は５１１ａで示す如く論理数零のレベルに変化
する。

波形５１１が論理数零のレベルを維持する期間ゲート４
１６は使用禁止状態となるため、波形が再び論理数１の
レベルに変化する迄これ以上のバス・サイクル要求は行
われない。

主メモリー装置１２が要求されたデータ・ワードを検索
してこれをメガバス１３におくと、メモリー装置は論理
数１のパルス５０９ａを発してデータが利用可能である
事を示す。

更に、メモリー装置は論理数１のパルス５０５ｂを生じ
る。

パルス５０５ｂおよび５０９ａの受取りと同時に、バス
論理装置１２８は、メガバス１３に論理数１のパルス５
０７ａとして現われる論理数１の確認パルス５０８ａを
発する。

パルス５０７ｂの受取りと同時に、主メモリー装置はメ
ガバス１３を解放して別のバス・サイクル要求を許容す
る。

パルス５０８ａの形成と同時に、ＭＰＤＣｌｏはもはや
５０６ｃで示されるようにバス・サイクルの活動状態に
ない。

ＦＩＦＯ４１１の入力レジスタの出力が再び５１１ｂで
示される如く空白状態となるので、論理数１のパルス５
０２ｂはフリップフロップ４１８のＱ出力側に与えられ
て次のバス・サイクル要求操作を開始する。

（Ｆ−８）第１０図 第１０図は、ディスク装置からメガバス１３へのデータ
転送中の第４図乃至第８図のシステムの作用を示すタイ
ミング図である。

波形６００は、装置アダプタ１４により第４図の制御回
線１１０に与えられるハードウェア・データ・サービス
要求信号を示し、波形６０１は波形６００に応答してフ
ァームウェアにより与えられるハードウェア使用可能信
号を示す。

波形６０２は、波形６００と６０１の論理積即ちＡＮＤ
であるハードウェアデータ・サービス使用可能信号を示
す。

波形６０２は、診断テスト中第７図のレンジ・クロック
論理装置３１６のＥＮ２使用可能入力側に対してファー
ムウェアにより与えられる使用可能信号を示す。

波形６０３は、波形６０２により示される使用可能信号
に応答するレンジ・クロック論理装置３１６の出力を示
す。

波形６０４は第８図のゲート４０３の出力および第４図
のアダプタ論理装置２９の出力を示す。

波形６０５は第８図のフリップフロップ４０７のＱ出力
に対する否定を示す。

波形６０６と６０７はそれぞれ波形６０４と６０５から
形成され、フリップフロップ４０７の出力状態を示す。

波形６０８は第８図のフツプフロツプ４１８のＱ出力側
に生じたバスサイクル要求信号を示し、波形６０９はサ
イどル要求が波形６０８により示される如くなさ才る度
にアドレス・クロック論理装置３０４に１り生成される
パルス対を示す。

データがディスク装置から読出されると、り４図の装置
アダプタ１４は論理数１のパルス６００ａを制御回線１
１０に与えてデータ・メイトがＭＰＤＣｌｏに対する転
送に利用可能である事を示す。

これに応答して、第６図のファームウェア制御システム
は使用可能バードウニア・パルス６０１ａをハードウェ
ア制御装置１０８に至る第４図の制御回線１０９に送る
。

データ・バイトが装置アダプタ１４からＭＰＤＣｌｏに
転送されると、波形６０２により示されるタイミング信
号は第７図のレンジ・クロック論理装置３１６に与えら
れる。

これに応答してオフセット・レンジ・カウンタ３０８と
３０９は、オフセット・レンジ・カウントが終る迄減分
される。

その後レンジ・カウンタ３０６と３０７は、波形６０３
の論理数１のパルスにより示される如く減分される。

データ・バイトが装置アダプタ１４から ＭＰＤＣ１０迄転送される度に、波形６０４により示さ
れる如くゲート４０３の出力はフリップフロップ４０７
をトリガーする。

フリップフロップ４０７のＱ出力が論理数１のレベルに
ある時、フリップフロップ４０５はメガバス１３に転送
するためバス・データ・レジスタ１００に左方バイトを
ロードするようトリガーされるこの条件は、波形６０５
と波形６０７の論理数１のレベルにより示される。

フリップフロップ４０７のＱ出力が論理数１のレベルに
変化する時、フリップフロップ４０６はメガバス１３に
対する転送のためレジスタ１００に右方バイトをロード
するようトリガーされる。

この条件は波形６０５の論理敷写のレベルと波形６０６
の論理数１のレベルにより示される。

左方および右方のデータ・バイトから成るデータ・ワー
ドがレジスタ１００において形成された時、ファームウ
ェア制御下のバス論理装置１２８は第８図の制御回線４
１６ａに対してバス・サイクル活動信号を与えてフリッ
プフロップ４１８をトリガーする。

これによりバス・サイクル要求が波形６０８の論理数１
のレベルにより示される如く生成される。

使用中のサイクル要求が生成される度に、バス論理装置
１２８は、波形６０９により示される如く論理数１のパ
ルス対を生じるようにアドレス・クロック論理装置３０
４を使用可能にする。

これと同時にバス・アドレス・カウンタ３００，３０２
゜３０３に記憶された主メモリー・アドレスは２だけ増
分される。

レンジ・カウントが終了する前にはデータがＭＰＤＣｌ
ｏへの転送には利用可能でない暫時条件が生じる場合は
、装置アダプタは第４図の回線１２５に対して割込みを
生じ、制御をシステムのハードウェア・システムからフ
ァームウェアに戻す。

この場合、波形６０１の使用可能ハードウェア信号は６
０１ｂに示す如く論理敷写のレベルに変化する。

データが再び転送に利用可能である事を第４図の回線１
１０に対して論理数１のパルス６００ｂを与える事によ
り装置アダプタ１４が示す迄、これ以上のＭＰＤＣ活動
は生じない。

その後データ転送は、前述の如くレンジ・カウンタがカ
ウントを尽す迄継続する。

（Ｆ−９）第１１図 第１１図は書込み操作の間の第４図乃至第８図のシステ
ムの操作を示すタイミング図である。

波形７００は第４図の制御回線１１０に対し装置アダプ
タ１４により与えられるハードウェア・データ・サービ
ス要求信号を示し、波形７０１は第４図の制御回線２９
ａと１１８ｂに対してアダプタの論理装置２９により与
えられるストローブ信号を示す。

波形７０２は第８図のゲート４０３の出力を示し、波形
７０３はフリップフロップ４０７のＱ出力の論理的否定
を示す。

波形７０４はフリップフロップ４０５のＱ出力の論理的
否定を示し、波形７０５はＦＩＦＯ４０８の出力レジス
タＯＰＲ出力を示す。

波形７０６はフリップフロップ４０６のＱ出力の論理的
否定を示し、波形７０７はフリップフロップ４１０のＯ
ＰＲ出力を示す。

波形７０．８はＦＩＦＯ４１１のＯＰＲ出力を示し、波
形７０９はＦＩＦＯ４１１のＩＰＲ出力の論理的否定を
示す。

波形７１０はフリップフロップ４１８のＱ出力を示し、
波形７１１は波形７１０に応答してバス論理装置１２８
により生成されるバス・サイクル要求信号を示す。

波形７１２は、波形７１１のバス・サイクル要求パルス
に応答してＭＰＤＣｌｏを使用中の状態にするバス・サ
イクル活動信号を示す。

波形７１３はバス論理装置１２８により与えられ、主メ
モリー装置１２がＭＰＤＣｌｏからのデータ要求を確認
しなければならない期間を表示するデータ・サイクル信
号を示す。

波形７１４は、ＭＰＤＣと主メモリー間の初期接続手順
の結果としてメガバス１３に生じるバス要求および確認
パルスを示す。

波形７１５はマスター・システムの装置からのバス要求
に応答してスレーブ・システムの装置により与えられる
バス確認パルスを示し、波形７１６は波形７１５のパル
スに反映されるＭＰＤＣ確認パルスを示す。

波形７１７と７１８はそれぞれ主メモリー装置１２から
装置アダプタ１４に対するデータの転送中生威されるア
ドレス増分パルスおよびレンジ減分パルスを示す。

主メモリーからのデータの転送に先立って装置アダプタ
１４はディスク装置の書込みヘッドを表示された記録に
定置する。

ディスク装置が書込み操作の用意ができた後、パルス７
００ａにより示される如くハードウェア・サービス要求
信号を制御回線１１０に送る。

これと同時にバス論理装置１２８は主メモリー装置１２
からのデータを要求する。

主メモリー装置１２はこれに応答してデータを第４図の
データ・レジスタ８２に与える。

データ制御装置１１３の制御下で、データはデータ・レ
ジスタ８２からデータＰＩＦ０４０８と４１０に転送さ
れる。

データＦＩＦＯが充填されると、ハードウェア制御装置
１０８はアダプタ論理装置２９に信号する。

論理装置２９は更にストローブ・パルス７０１ａを装置
アダプタ１４に発して、データ・バイトが転送中である
事を表示する。

同時に、第８図のゲート４０３はパルス７０２ａを発し
て、装置アダプタ１４に転送するためＰＩＦ０４０８と
４１０の１つからデータ・バイトを選択する。

ゲート４０３の出力に応答して、第８図のフリップフロ
ップ４０７はパルス７０３ａを発してフリップフロップ
４０５をトリガーする。

フリップフロップ４０５は更にパルス７０４ａを発して
ＰＩＦ０４０８からデータ・バイトを選択する。

データ・バイトがＰＩＦ０４０８の出力レジスタから取
出される時、ＦＩＦＯのＯＰＲ出力は７０５ａで示され
る如く論理数零のレベルに変化する。

ＯＰＲ出力は更に波形７０４の７０４ｂに示される如＜
ＦＩＦＯ４０５をリセットする。

データ・バイトが装置アダプタ１４により取出された時
、アダプタは第２のハードウェア・データ・サービス要
求パルス７００ｂを発する。

これに応答して、アダプタ論理装置２９のパルス７０１
ｂおよびゲート４０３のパルス７０２ｂは前述の如く生
成される。

パルス７０２ｂの発生と同時に、フリップフロップ４０
７のＱ出力は波形７０３の７０３ｂで示される如くフリ
ップフロップ４０６をトリガーする。

これと同時にフリップフロップ４０６のＱ出力は論理数
１のパルス７０６ａを発してＰＩＦ０４１０の出力レジ
スタをアンロードする。

データ・バイトが出力レジスタから転送されると、ＦＩ
ＦＯ４１０のＯＰＲ出力は波形７０７の７０７ａにより
示される如く論理数零に変化する。

ＯＰＲ出力の論理的変化に応答して、フリップフロップ
４０６は７０６ｂで示される如くリセットされる。

前に述べた如く、ＦＩＦＯ４１１はＦＩＦＯ４１０がア
ンロードされると同時にアンロードされる。

このように、ＦＩＦＯ４１０のＯＰＲ出力が論理数零に
変化する時、ＦＩＦＯ４１１のＯＰＲ出力も又波形７０
８の７０８ａで示される如く論理数零に変化する。

別のダミーバイトがＦＩＦＯ４１１の出力レジスタに入
る時、ＯＰＲ出力は７０８ｂで示される如く論理数１に
変化する。

更に、入力レジスタ出力ＩＰＲは７０９ａで示す如°く
状態を変更する。

これにより制御回線４１９上のバス・サイクル要求は論
理数１のパルス７１０ａで示される如く開始される。

パルス７１０ａに応答して、第５図のバス論理装置１２
８はスイローブ・パルス７１３ａを発してサイクル要求
パルス７１０ａをパルス７１１ａで示される如くメガバ
ス１３におく。

ストローブ７１３ａとパルス７１１ａの発生と同時に、
パルス７１４ａはメガバス１３により主メモリー装置１
２に送られる。

サイクル要求パルス７１０ａが生成される時、バス論理
装置１２８はＭＰＤＣｌｏを論理１のパルス７１２ａで
示される如く使用中の状態にする。

パルス７１２ａの持続期間中、ＭＰＤＣｌｏはパルス７
１４ａにより示される如く主メモリー装置１２に対して
データ要求を発して応答を待つ。

もしメモリー装置１２がバス・サイクル要求およびＭＰ
ＤＣｌ ０により与えられた主メモリー・アドレスを受
入れるならば、主メモリー装置はパルス７１５ａを発す
る。

これに応答して、第５図のバス論理装置１２８は、波形
７１１により示されるバス・サイクル要求信号を７１１
ｂに示す如く論理数零のレベルに変化する。

論理数１のパルス７１２ａにより示される期間を超えな
い期間中、主メモリー装置は表示された主メモリー・ア
ドレスにおける内容を検索し、そのデータをメガバス１
３に与える。

更に、主メモリー装置はパルス７１４ｂを発して、表示
された主メモリー・アドレスにおけるデータが次に来る
べきものである旨をＭＰＤＣｌｏに通知する。

これに応答して、バス論理装置１２８はストローブ７１
６ａを発してメガバス１３上に確認パルス７１５ｂをお
く。

これと同時に、バス論理装置は、波形７１２の論理数零
のレベル７１２ｂにより示される如く使用中の状態から
ＭＰＤＣｌｏを解除するのである。

前述のプロセスは、レンジ・カウントにより示されるデ
ータ・バイトの合計数が主メモリー装置１２から装置ア
ダプタ１４迄転送される迄反復される。

データ転送過程においては、バス・アドレス・カウンタ
３００，３０２，３０３が増分され、レンジ・カウンタ
３０６〜３０９が減分される。

特に、データ要求がパルス７１５ａにより示される如く
主メモリー装置１２に対してなされる毎に、アドレス・
カウンタはパルス７１７ａ及び７１７ｂにより示される
如く、２回増分される。

更に、データ・バイトが主メモリー装置１２からＭＰＤ
Ｃｌｏにより要求される毎にレンジ・カウンタが減分さ
れる。

データ・ワードに対する要求７１０ａが発される時、１
つの減分指令がパルス７１８ａにより示される如く発さ
れるパルス７１８ｂにより示される第２の減分指令は、
主メモリー装置１２により生じる。

（Ｆ−１０）第１２図 第１２図は、メガバス１３とＭＰＤＣＩＯ間のインター
フェースの論理テストを行うためファームウェアと組合
せて使用されるバス診断論論装置の論理図である。

第１２図においては、フリップフロップ８００のＤ入力
は、第６図のファームウェア配分装置２０６の出力側か
ら延在する制御回線８０１に接続されている。

フリップフロップに対するトリガーＴおよびリセットＲ
は、各々がファームウェア配分装置から延長する制御回
線８０２と８０３にそれぞれ接続される。

フリップフロップのＱ出力は、第７図のアドレス・カウ
ンタ３００の出力側からメガバス１３に延在するデータ
・ケーブル３０５に不適正なパリティを与えるパリティ
発生器８０４の使用可能入力側に与えられる。

ＮＡＮＤゲート８０５に対する３つの入力はファームウ
ェア配分装置２０６の出力側と制御回線８０６により接
続されている。

ＮＡＮＤゲートの出力はＮＯＲゲ’ −ト８０７の一入
力端に与えられ、同ゲートの第２の入力は第５図のバス
論理装置から延長する制御回線８０８に接続される。

ゲート８０７の出力はメガバス１３の応答回線に与えら
れる。

第１２図の論理装置は、診断用マイクロプログラムとの
組合せで作用する。

マイクロプログラムは、第６図のＲＯ８２０３に記憶さ
れ、メガバスの論理装置のテストを制御する。

マイクロプログラムのステップ・パイ・ステップ式実行
については、その１６進アドレスにより識別される各マ
イクロ命令の機能について説明する表Ｍに説明される。

表 Ｍ １６進アドレス １Ｂ １Ｃ １Ｄ １Ｅ １Ｆ ２０ ２１ ２２ ２３ ２４ ２５ ２６ １２７゜ ２８ コード機能 ＡＣＵ７５クリャ スクラッチノマツド・アドレス・カウ ンタ７９の零によるロード 第１２図のフリップフロップ８００ のセット。

これは主メモリーに対スるどのバス・サイクルも不適正
なパ リティを有するモジュール・アドレ ス（２４ビツトのメモリー・アドレ スのビットＯ〜７）で送らせる。

パリティが不適正であるため、メモリ はバス・サイクルに応答しない。

次のサブルーチン呼出しの間使用さ れる第６図の戻りレジスタ装置２００ に戻りアドレスをロードする。

バス状況ビットのクリヤ ＡＣＵ７５からのバス・データ・レ ジスタ１００のビット０〜７のロー ド。

ＡＣＵ７５からのバス・データ・レ ジスタ１００のビット８〜１５のロ ード。

ＡＣＵ７５からのバス・アドレス・ レジスタ１３６のビット１６〜２３ のロード。

ＡＣＵ７５からのバス・アドレス・ レジスタ１３６のビット８〜１５の ロード。

ＡＣＵ７５からのバス・アドレス〇 レジスタ１３６のビットＯ〜７のロ ード ＡＣＵ７５に対するバス・サイクル 定数のロード メモリー書込みバス・サイクルの開 始。

然し不良のパリティ・フロップ８００がセットされるた
めバス・サ イクルに対するメモリ一応答は生じ ない。

バス論理装置１２８のＭＹＤＣＮ 信号出力を検出するための２つのマ イクロ命令の組合せ。

もしＭＰＤＣｌｏのハードウェアがメモリーに対 １６進アドレス １２７゜ ２８ ２９ ２Ａ ２Ｂ ２Ｃ ２Ｄ ３Ｅ ２Ｆ コード機能 してバス・サイクル要求を送出しつ つある事を表示するようセットされ ると、マイクロプログラムは記憶場 所１２９における命令にスキップす る。

もし出力がセットされなければ、マイクロプログラムは
記憶場所１２８ における命令−記憶場所１２７に Ｇｏ−を実行する。

このように、２つの命令はＭＹＤＣＮ出力がセット される迄待機状態を発生させる。

ＭＰＤＣＩＯのハードウェアはそれ 自体のバス・サイクルに対してバス ＡＣＫ信号を生成する。

このため、データ・レジスタ１００のビット Ｏ〜１５、およびアドレス・レジス タ１３６のビット０〜２３に前にロ ードされたデータは、それぞれデー タ・レジスタ８２のビットＯ〜１５ およびシフト・レジスタ７０のビッ トＯ〜２３にストローブさせられる。

このように、既知のデータはＭＰＤＣ 出力レジスタからメガバスにラップ アラウンドされ、ＭＰＤＣの入力レ ジスタに戻される。

データ・レジスタ８２の’ＭＳＢ（ビ ットＯ〜７）はＡＣＵ７５にロード される。

マイクロプログラムは前にロードさ れた戻りアドレスに分岐する。

論理的ＯＲはデータ・レジスタ８２ とＡＣＵ７５のビット８〜１５につ いて実行され、その結果はＡＣＵ７５ に記憶される。

アドレス・シフト・レジスタ７０と ＡＣＵ７５のビット１６〜２３の論 理的ＯＲが実行され、その結果は ＡＣＵ７５に記憶される。

アドレス・シフト・レジスタ７０お よびＡＣＵ７５のビット８〜１５の 論理的ＯＲが実行され、その結果は ＡＣＵ７５に記憶される。

アドレス・シフト・レジスタ７０と ＡＣＵ７５のビットＯ〜７の論理的 １６進アドレス ２Ｆ ３０ ３１ ３２ ３３ ３４ ３５ ３６ コード機能 ＯＲが実行され、その結果はＡＣＵ ７５に記憶される。

ＡＵの状況フロップをセットするた めＡＣＵ７５のＡＵ８５を介する転 送。

ファームウェアは「零と等しい」と 呼ばれるＡＵ８５の状況フロップを 検出する。

もしこのフロップがセットされると、論理的にＯＲされ
たデ ータ・レジスタ８２のビットＯ〜 １５とシフト・レジスタ７０のビッ ト０〜２３は零であった事を表示す る。

もしこの結果が零ならば、マイクロプログラムは次の記
憶場所迄ス キップし、記憶場所１３３において 開始する命令を実行し続ける。

もしこの結果が零でなければ、マイクロ プログラムは次の命令迄継続する。

ＭＰＤＣシステム・クロックが停止 される。

これは、バスのインターフェースに誤動作があった事を
表示す る。

メガバスに送られたデータは、ＭＰＤＣに戻されたデー
タではなか った。

ＡＣＵ７５は１６進ＦＦでロードさ れる。

次のサブルーチン呼出しの間使用さ れる戻りレジスタ装置２００にロー ドされる。

マイクロプログラムは、ＡＣＵ７５ からデータ・レジスタ１００とアド レス・レジスタ１３６をロードする サフルーチンに分岐し、メガバスを サイクルさせ、それぞれデータをデ ータ・レジスタ８２とシフト・レジ スタ７０にロードする。

（この作用の結果記憶場所１１Ｆ乃至１２Ｂに おける命令の実行および記憶場所 １３６への戻りが生じる。

）データ・レジスタ８２のビット８〜 １５とＡＣＵ７５（レジスタ８２の データ・ビットＯ〜７を含む）の論 理的ＡＮＤが実施され、その結果は １６進アドレス １３６ ３７ ３８ ３９ ３Ａ ３Ｂ ３Ｃ ３Ｄ ３Ｅ ３Ｆ ４０ ４１ コード機能 ＡＣＵ７５に記憶される。

アドレス・シフト・レジスタ７０の ビット１６〜２３とＡＣＵ７５の論 理的ＡＮＤが実行されて、結果は ＡＣＵ７５に記憶される。

データ・レジスタ１００のビット ８〜１５およびＡＣＵ７５の論理的 ＡＮＤが実施され、その結果はＡＣ Ｕ７５に記憶される。

データ・レジスタ８２のビットＯ〜 ７およびＡＣＵ７５の論理的ＡＮＤ が実施され、その結果はＡＣＵ７５ に記憶される。

ＡＵの状態フロップをセットするた めＡＵ８５を介するＡＣＵ ７５の転 送。

ファームウェアは「ＦＦに等しい」 と呼ばれるＡＵ８５の状況フロップ を検査する。

もしこのフロップがセットされると、データ・レジスタ ８２のビット０〜１５およびシフト レジスタ７０のビットＯ〜２３が全 て１である事を示す。

もしフロップがセットされると、マイクロプログ ラムは次の記憶場所にスキップして 記憶場所１３Ｄにおける命令の実行 を継続する。

もしフロップがセットされなければ、マイクロプログラ
ム は次の命令迄継続する。

ＭＰＤＣのシステム・クロックが停 止される。

これは、メガバスのインターフェースにおいて誤動作が
ある 事を示す。

メガバスに送られたデータはＭＰＤＣに戻されたデータ
とは 等しくない。

ＡＣ７５がクリヤされる。

メガバスの状況フロップのクリヤ。

バス・データ・レジスタ１００のバ イトＯ〜７の１６進ＦＦでのロード。

バス・データ・レジスタ１００のビ ット８〜１５の１６進ＦＦでのロー ド。

次のサブルーチン呼出しの間使用さ ４２ ４３ ４４ ４５ ４６ ４７ ４８ ４９ ４Ａ ４Ｂ ４Ｃ １４１） １４Ｅ〜１４Ｆ １６進アドレス ４１ コード機能 れる戻すレジスタ装置における戻り アドレスのロード。

マイクロプログラムは、ＡＣＵ７５ からデータ・レジスタエｏｏとアド レス・レジスタ１３６をロードする サブルーチンに分岐し、メガバスを サイクルさせてデータをそれぞれデ ータ・レジスタ８２とシフト・レジ スタ７０にロードする。

（この作用の結果、記憶場所１２２乃至１２Ｂ における命令の実行および記憶場所 １４３への戻りを生じる）。

次のサブ−ルチン呼出しの間使用さ れる戻りレジスタ装置２００におけ る戻りアドレスのロード。

ＡＣＵ７５はクリヤされる。

アドレス・レジスタ１３６のビット １６〜２３はＡＣＵ７５からロード される。

ＡＣＵ７５からのアドレス・レジス タ１３６のビット８〜１５のロード。

ＡＣＵ７５からアドレス・レジスタ １３６のビットＯ〜７のロード ＡＣＵ７５からデータ・レジスタ １００のビット０〜７のロード。

ＡＣＵ７５からデータ・レジスタ １００のビット８〜１５のロード。

ＡＣＵ７５に記憶されるデータの否 定からの第２の半選択読出しレジス タ９８のビット０〜７のロード。

ＡＣＵ７５に記憶されるデータの否 定で第２の半選択読出しレジスタ ９８のビット８〜１５のロード。

バス・サイクル定数のＡＣＵ７５へ のロード。

ＡＣＵ７５をメカバスにロードして、 第２の半選択読出しレジスタ９８を 用いてメモリー書込みバス・サイク ルを開示する。

不良なパリティのフロップ８００がセットされるため、 バス・サイクルに対するメモリ一応 答は生じない。

ＭＹＤＣＮバス・サイクル要求を検 １６進アドレス コード機能１４Ｅ
出する２つのマイクロ命令の組合せ。

〜１４Ｆ もし要求回線がセットされてＭＰＤＣｌｏ
がバス・サイクル要求をメモリ ーに送りつ＼ある事を示すならば、 マイクロプログラムは記憶場所１５０ における命令にスキップする。

もし要求回線がセットされねば、マイク ロプログラムは記憶場所１４Ｆにお ける命令を実行し、記憶場所１４Ｅ に分岐する。

このように、２つの命令は、ＭＹＤＣＮ回線がセットさ
れ る迄待機条件を生じさせる。

１５０ バス論理装置１２８はバスＡＣＫ信号をそ
れ自体のバス・サイクルを生 じる。

これは、前に第２の半選択読出しレジスタ９８のビット
Ｏ〜１５ にロードされたデータと、アドレス・ レジスタ１３６のビット０〜７と、 データ・レジスタ８２のビットＯ〜 ７と、データ・レジスタ８２のビッ ト８〜１５をデータ・しパ２スタ８２ のビットＯ〜１５およびシフトレジ スタ７０のビットＯ〜２４にストロ ーブさせる。

このように、既知のデータはＭＰＤＣの半選択読出しレ
ジ スタからメガバスに対し、又再び ＭＰＤＣの入力レジスタに対してラ ップ・アラウンドされる。

１５１ テーク・レジスタ８２（ビットＯ〜７）の
ＭＳＢはＡＣＵ７５にロード される。

１５２ マイクロプログラムは前にロードされた戻
りアドレスに分岐する。

１５３ データ・レジスタ８２のビット８〜１５お
よびＡＣＵ７５（データ・レ ジスタ８２のビットＯ〜７を含む） の論理的ＡＮＤが実施され、その結 果がＡＣＵ７５に記憶される。

１５４ アドレス・レジスタ７０のビット１６〜２
３とＡＣＵ７５の論理的 ＡＮＤが実施され、その結果はＡＣＵ ７５に記憶される。

１５５ アドレス・シフト・レジスタ７０の１６進
アドレス ５５ ５６ ５７ ５８ ５９ Ａ ５Ｂ ５Ｃ ５Ｄ コード機能 ビット８〜１５とＡＣＵ７５の論理 的ＡＮＤが実施され、その結果は ＡＣＵ７５に記憶される。

アドレス・シフト・レジスタのビッ トＯ〜７とＡＣＵ７５の論理的排他 的ＯＲが実施され、その結果はＡＣＵ ７５に記憶される。

ＡＵの状態フロップをセットするた め、ＡＵ８５を介してＡＣＵ７５を 転送。

ファームウェアは１−ＦＦと等しい」 と呼ばれるＡＵ８５の状況フロップ を検出する。

もしこのフロップがメガバスに送出されたテークがメガ
バ スのラップアラウンドから受取られ たデータと等しい事を示すようセッ トされると、マイクロプログラムは 次の場所にスキップして場所１５Ａ における命令を実行し続ける。

もしフロップがセットされないと、マイ クロプログラムは次の命令迄継続す る。

ＭＰＤＣのシステム・クロックが停 止される。

これは、メガバスのインターフェースに誤動作がある事
を示 す。

メガバスに送られたデータは、ＭＰＤＣに戻されたデー
タと等しく ない。

ＡＣＵ７５は１６進ＦＦでロードさ れる。

メガバスの状況フ田ンプのクリヤ。

次のサブルーチン呼出しの間使用さ れる戻りレジスタ装置２００におけ る戻りアドレスのロード。

ＡＣＵ７５からアドレス・レジスタ １３６とデータ・レジスタ１００を ロードするサブルーチンにマイクロ プログラムを分岐させ、メガバスを サイクルさせてデータをシフト・レ ジスタ７０とテーク・レジスタ８２ にそれぞれロードする（この結果、 場所１４５乃至１５２における命令 の実行と、場所１５Ｅに対する戻り １６進アドレス １５Ｄ ５Ｅ ５Ｆ ６０ ６１ ６２ ６３ ６４ コード機能 を生じる）。

データ・レジスタ８２のビット８〜 １５とＡＣＵ７５ （レジスタ８２の ビット０〜７を含む の論理的ＯＲ が実施され、その結果はＡＣＵ７５ に記憶される。

アドレス・シフト・レジスタ７０の ビット１６〜２３とＡＣＵ７５の論 理的ＯＲが実施され、結果はＡＣＵ ７５に記憶される。

アドレス・シフト・レジスタ７０の ビット８〜１５とＡＣＵ７５の論理 的ＯＲが実施され、その結果はＡＣＵ ７５に記憶される。

アドレス・シフト・レジスタ７０の ビットＯ〜７とＡＣＵ７５の論理的 排他的ＮＯＲが実施され、その結果 はＡＣＵ７５に記憶される。

ＡＵの状況フロップをセットするた めＡＵ８５を経てＡＣＵ７５を転送 する。

ファームウェアは「零に等しい」と 呼ばれるＡＵ８５の状況フロップを 検出する。

もしメガバスに送られたデータがメガバスから受取った
デー タと等しい事を表示するようにフロ ップがセットされると、マイクロプ ログラムは次の記憶場所にスキップ して場所１６５における命４＞（テス トの終了）の実行を継続する。

もしフロップがセットされないと、マイ クロプログラムは次の命令迄継続す る。

ＭＰＤＣのシステム・クロックが停 止される。

これは、メガバスのインターフェースに誤動作がある事
を示 す。

メガバスに送られたデータは、ＭＰＤＣに戻されたデー
タと等しく ない。

作用にお０ては、ファームウェアはフリップフロップ８
００をセットしてパリティ発生器８０４を使１」］可能
とし、これにより不適正なパリティを生成する。

これによりバス・アドレス・カウンタ３００の上位の８
ビツトが使用可能となって不適正なパリティを与える。

次いでファームウェアは第７図の制御回線３１８と１３
６ａにより制御信号を発し、アドレス・カウンタ３００
．３０２および３０３を全て論理敷写又は全て論理数１
でロードする。

更に、ファームウェアは、第４図のバス・データ・レジ
スタ１００を全て零又は全て１でロードし、データ転送
を行うため前述の如く制御をハードウェアに転送する。

データ転送の実行と同時に、バス論理装置１２８は第１
１図の波形７１３に示される如＜ＭＹＤＣＮＮ信号を発
する。

通常の作用においては、メモリー装置１２はデータ・サ
イクル信号を識別し、ＭＰＤＣｌｏがメガバス１３にお
いて主メモリー・アドレスの受入れを表示する確認信号
で応答する。

然し不適正なパリティがアドレスに含まれていたため、
主メモリー装置は応答しない。

ファームウェアは第１２図のＮＡＮＤゲート８０５とＮ
ＯＲゲート８０７と組合わされて作用してＭＰＤＣｌｏ
により通常生成される応答をシミュレートし、その後メ
ガバス１３上のデータを第４図のアドレス・シフト・レ
ジスタ７０とデータ・レジスタ８２にロードする。

もしメガバスのインターフェースの論理作用が適正に作
用していれば、アドレス・カウンタ３００゜３０２．３
０３に前取ってロードされた主メモリーは、アドレス・
シフト・レジスタ７０にロードされたものと同じである
。

更に、ファームウェアによりバス・データ・レジスタ１
００にロードされたデータは、データ・レジスタ８２に
ロードされたデータと同じである。

差異が生ずれば、これは論理的な誤動作の発生を信号す
る。

第１２図のハードウェアとファームウェアは、更に第２
の半読出しレジスタ９８を全て論理零又は全て論理１で
ロードする事によりメガバスのインターフェースの論理
テストを行う。

データ・マルチプレクサ１２２は５ＨＲＤレジスタ９８
の出力に選択され、前述のバス・サイクル作用が反復さ
れる。

次に、データ・レジスタ８２の内容がレジスタ９８にロ
ードされた既知のデータと比較されてインターフェース
の論理作中のエラーを検出する。

（Ｇ）まとめ 本発明によれば、データ処理システムの各システム装置
間の論理的インターフェースをテストするためのハード
ウェア／ファームウェア診断的テストの方法および装置
が提供される。

テスト中のシステムは、処理装置から取外されたり専用
の診断装置と一体化されたりする必要はない。

その代り、診断テストは、システム構成を変更する事な
く他のシステム装置と関連する論理的インターフェース
に生じるエラーから隔離できる。

本発明についてはその特定の実施態様に関して記述した
が、当業者にとってはこれ以外の変更例が明らかである
事が了解されるべきであり、頭書の特許請求の範囲内に
該当するものとしてか＼る変更例を網羅する事を意図す
るものである。

【図面の簡単な説明】

第１図は共通の通信バスに電気的に結合されるシステム
機器を有するデータ処理システムの機能的ブロック図、
第２図は第１図のディスク・コントローラの機能的ブロ
ック図、第３図は第１図の共通バスに転送される通信ワ
ードを示す図、第４図および第５図は第１図のディスク
・コントローラの詳細な機能的ブロック図、第６図は第
４図および第５図のシステムの作用の制御に使用される
ファームウェア制御システムの機能的ブロック図、第７
図は第４図および第５図のレンジ制御装置とオフセット
・レンジ制御装置の詳細な機能的ブロック図、第８図は
第４図のデータＦＩＦＯ装置の詳細な論理図、第９図は
第８図のシステムの作用のタイミング図、第１０図はデ
ィスク装置から共通通信バスへのデータ転送の間の第４
図乃至第８図のシステムの作用を示すタイミング図、お
よび第１１図は第１図の主メモリーからディスク・アダ
プタへのデータ転送の間の第４図乃至第８図のシステム
の作用を示すタイミング図である。 第１２図は第１図のシステムのインターフェースの論理
作用を診断的にテストするためファームウェアと組合せ
て使用されるノ＼−ドウエアの論理図である。 １０・・・中規模性能ディスク・コントローラ（ＭＰＤ
Ｃ）、１１・・・中央処理装置（ＣＰＵ）、１２・・・
主メモリー装置、１３・・・メガバス、１４・・・装置
アダプタ、１５・・・ディスク装置、２０・・・アドレ
ス論理装置、２１・・・アドレス・ケーブル、２２・・
・レンジ兼オフセット・レンジ論理装置、２３・・・制
御ケーブル、２４−・・演算論理装置（ＡＬＵ）、２５
，３０゜３２．３３・・・両方向性制御ケーブル、２６
，２８・・・制御ケーブル、２７・・・マイクロプログ
ラム制御記憶論理装置、２９・・・アダプタ論理装置、
３１・・・スクラッチパッド・メモリー装置、３４・・
・バス論理装置、３５・・・一方向性制御ケープ）し、
３６・・・データ論理装置、３７・・・両方向性データ
・ケーブル、３８・・・両方向性通信ケーーｊル、３９
，４０・・・両方向性制御ケーブル、４１・・・両方向
性データ・ケーブル、４２・・・システム・クロック装
置、４３・・・クロック論理装置、４４・・・制御回線
。

Claims (1)

1. 【特許請求の範囲】 １ 共通通信バス１３と結合される主メモリー装置１２
   を含む複数のシステム装置を有するデータ処理システム
   において、ファームウェア制御装置２７を有するシステ
   ム装置１０を前記バス１３に電気的に結合するバスイン
   ターフェース論理のテスト方法であって、 ａ、前記システム装置の出力アドレス・レジスタ１３６
   内に保持された所定の主メモリー・アドレスと共に用い
   るための不適正なパリティ・コードを前記システム装置
   内で発生し８０４、ｂ、ファームウェア制御下で予め定
   められたデータと予め定められた主メモリー・アドレス
   を前記システム装置内の出力データ・レジスタ１００と
   前記出力アドレス・レジスタ１３６内へ夫々ロードし、 Ｃ，ファームウェア制御下でバス・サイクル要求を発し
   、前記共通バス１３上へ前記出力データ・レジスタ１０
   ０と前記出力アドレス・レジスタ１３６をアンロードし
   、それによって前記不適正なパリティ・コードを伴なう
   所定の主メモリー・アドレスを前記共通バスに供給して
   前記主メモリー装置からの介入通信を避け、 ｄ、前記不適正なパリティ・コードを用いて前記主メモ
   リー・アドレスの前記主メモリー装置による擬似的確認
   応答を前記システム装置から発生し８０７、前記バス上
   のデータ及びアドレスの前記システム装置の人力データ
   ・レジスタ８２及び入力アドレス・レジスタ７０へのロ
   ードを開始させ、 ｅ、ファームウェア制御下で前記予め定められたデータ
   と前記予め定められた主メモリー・アドレスを前記入力
   データ・レズスタ８２及び前記入力アドレス・レジスタ
   ７０の内容と比較してインターフェース論理のエラーを
   検出する、事から成る、インターフェース論理のテスト
   方法。 ２ 共通通信バス１３に結合される主メモリー装置１２
   を含む複数のシステム装置を有するデータ処理システム
   において、入力８２及び出力１００データ記憶手段と入
   力ＴＯ及び出力１３６アドレス記憶手段の双方を有する
   システム装置１０を前記バス１３に電気的に結合するイ
   ンターフェース論理装置の動作性能を通常の情報経路を
   介してテストするための、前記システム装置１０内に完
   全に含まれるテスト装置であって、 ａ、前記共通バス１３上への続いて起こる転送のため、
   予め定められたデータを前記出力データ記憶手段１００
   ヘロードしかつ予め定められた主メモリー・アドレスを
   前記出力アドレス記憶手段１３６ヘロードするためのフ
   ァームウェア制御手段２７と、 ｂ、前記出力アドレス記憶子役１３６内の前記予め定め
   られた主メモリー・アドレスと共に用いるための不適正
   なパリティ・コードを供給し、それによって前記不適正
   なパリティ・コードと前記予め定められた主メモリー・
   アドレスの組み合わせが前記主メモリー装置１２からの
   介入通信を避けるようにする、前記ファームウェア制御
   装置２７に応答するパリティ発生手段８０４と、 Ｃ０前記予め定められた主メモリー・アドレスに対する
   前記主メモリー装置による生じない応答の前記主メモリ
   ー装置による擬似的確認応答を前記共通バス１３上へ発
   生し、それによって前記バス上のデータ及びアドレスの
   ファームウェア制御下の前記共通バスから前記入力デー
   タ記憶手段８２及び前記入力アドレス記憶手段７０への
   夫々のロードをさせる、前記ファームウェア制御手段と
   電気的に通信する論理ゲート手段８０７と、 ｄ、前記入力８２と出力１００データ記憶手段の内容の
   等しいこと、そして前記入カフ０と出力１３６アドレス
   記障手段の内容の等しいことを検出するための、前記フ
   ァームウェア制御手段に応答する論理比較手段２４と、 から成る、インターフェース論理のテスト装置。