JPS5836498B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5836498B2 JPS5836498B2 JP6746176A JP6746176A JPS5836498B2 JP S5836498 B2 JPS5836498 B2 JP S5836498B2 JP 6746176 A JP6746176 A JP 6746176A JP 6746176 A JP6746176 A JP 6746176A JP S5836498 B2 JPS5836498 B2 JP S5836498B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- insulating layer
- metal layer
- protective insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路の製造方法に関する。
複雑な論理回路を含む半導体集積回路装置を多品種で、
しかも少量ずつ製造する要求が多くなつてむり、この場
合、従来回路設計、マスク製作、配線形成のプロセスを
経て製作していたが、特にビームリードの如きフリツプ
チップではこの配線形成に要する時間は膨大で、結局長
期の製造日時を見込１なければならない欠点があった。
しかも少量ずつ製造する要求が多くなつてむり、この場
合、従来回路設計、マスク製作、配線形成のプロセスを
経て製作していたが、特にビームリードの如きフリツプ
チップではこの配線形成に要する時間は膨大で、結局長
期の製造日時を見込１なければならない欠点があった。
すなわち、半導体基板上に形或された各半導体素子を結
線する多層アルミニウム（以下Ａｌと略す）配線を行な
い、各設計に従ってパターンニングしたフォトレジスト
をマスクとして最上層Ａｌ配線パターンを形成した後に
、ボンデイング用端子接続工程を行なうのに通常２週間
から１カ月の製作日数を要するため、回路変更、修正等
を簡単に行なうことができなかった。
線する多層アルミニウム（以下Ａｌと略す）配線を行な
い、各設計に従ってパターンニングしたフォトレジスト
をマスクとして最上層Ａｌ配線パターンを形成した後に
、ボンデイング用端子接続工程を行なうのに通常２週間
から１カ月の製作日数を要するため、回路変更、修正等
を簡単に行なうことができなかった。
本発明は、回路設計決定から、集積回路完戒捷でを数日
以内で行なうことを目的とするもので、本発明では最上
層配線用導電性物質を被配線基体全表面又は未完成配線
パターンに被着して、最上層金属層を形成し、該最上層
金属層全面に耐熱性の最上層保護絶縁層を形成し、すで
に形或された下層配線にボンデイング用端子を接続形威
した後、フォトエッチングにより前記保護絶縁層を所望
のパターンに形戒し、これをマスクとして、前記最上層
導電性物質をエッチングして配線を完成することを特徴
とする以下本発明の実施例について図面を参煕して詳細
に説明する。
以内で行なうことを目的とするもので、本発明では最上
層配線用導電性物質を被配線基体全表面又は未完成配線
パターンに被着して、最上層金属層を形成し、該最上層
金属層全面に耐熱性の最上層保護絶縁層を形成し、すで
に形或された下層配線にボンデイング用端子を接続形威
した後、フォトエッチングにより前記保護絶縁層を所望
のパターンに形戒し、これをマスクとして、前記最上層
導電性物質をエッチングして配線を完成することを特徴
とする以下本発明の実施例について図面を参煕して詳細
に説明する。
第１図は本発明の実施例の一部工程断面図である。
第１図ａはアルミニウム配線工程を示す断面図で、トラ
ンジスタ１、抵抗２等の半導体素子が形成された半導体
基板３表面に酸化シリコン膜４、窒化シ′リコン膜５ヲ
被着し、フォトエッチングにより配線用電極窓８を形或
して各電極間を配線して基本ゲートを構成する第１層目
Ａｌ配線６パターンを、Ａｌの蒸着、フォトエッチング
により形成する。
ンジスタ１、抵抗２等の半導体素子が形成された半導体
基板３表面に酸化シリコン膜４、窒化シ′リコン膜５ヲ
被着し、フォトエッチングにより配線用電極窓８を形或
して各電極間を配線して基本ゲートを構成する第１層目
Ａｌ配線６パターンを、Ａｌの蒸着、フォトエッチング
により形成する。
該第１層目Ａｌ配線上に気相戊長により、リンを含むガ
ラス（以下ＰＳＧと略す）絶縁層７を介し、各基本ゲー
ト間を縦横に結ぶ第２層目Ａｌ配線９、及び最上層Ａｌ
配線である第３層目Ａｌ層１０を形或する。
ラス（以下ＰＳＧと略す）絶縁層７を介し、各基本ゲー
ト間を縦横に結ぶ第２層目Ａｌ配線９、及び最上層Ａｌ
配線である第３層目Ａｌ層１０を形或する。
該最上層Ａｌ層１０ぱＡｌをＰＳＧ絶縁層７全面に蒸着
したもの、又は各基本ゲート間を連結した半完或状態の
パターンに形或し、次にボンデイング用端子接続工程中
、ボンデイング用端子金属の蒸着メッキ等から最上層Ａ
ｌ金属層を保護し、Ａｌ配線パタニングマスクとして用
いた後、Ａｌ配線の保護膜１１として残すことができる
耐熱性のＳ ｉ ３ Ｎ４膜、ＰＳＧ膜等を被着する。
したもの、又は各基本ゲート間を連結した半完或状態の
パターンに形或し、次にボンデイング用端子接続工程中
、ボンデイング用端子金属の蒸着メッキ等から最上層Ａ
ｌ金属層を保護し、Ａｌ配線パタニングマスクとして用
いた後、Ａｌ配線の保護膜１１として残すことができる
耐熱性のＳ ｉ ３ Ｎ４膜、ＰＳＧ膜等を被着する。
第１図ｂぱ、ボンデイング用端子形成工程であるビーム
リード工程を示す。
リード工程を示す。
Ａｌ配線工程により形成されたＰＳＧ絶縁層７，１１を
フォトエッチングにより二部エッチング除去し、第１層
目Ａｌ配線層６を露出する窓１２を形成し、チタン（Ｔ
ｉ ）１ ３、パラジウム（ｐａ）１４を蒸着した後厚
い金（Ａｕ ）メッキ層を形或し、ビームリード部以外
のＡｕ，Ｔｉ ，Ｐｄ をエッチング除去し７、ビー
ムリード１５を構成する。
フォトエッチングにより二部エッチング除去し、第１層
目Ａｌ配線層６を露出する窓１２を形成し、チタン（Ｔ
ｉ ）１ ３、パラジウム（ｐａ）１４を蒸着した後厚
い金（Ａｕ ）メッキ層を形或し、ビームリード部以外
のＡｕ，Ｔｉ ，Ｐｄ をエッチング除去し７、ビー
ムリード１５を構成する。
次に最上層ＰＳＧ保護膜１１を各回路設計に従い、第１
図Ｃの如く、フォトエッチングにより、パターニングし
たものをマスクとして、第３層目Ａｌ層をエッチングし
て第３層目Ａｌ配線パターンを完成する。
図Ｃの如く、フォトエッチングにより、パターニングし
たものをマスクとして、第３層目Ａｌ層をエッチングし
て第３層目Ａｌ配線パターンを完成する。
最上層Ａｌのみを切断パターニングすることにより各種
の回路を構成できる１例を第２図に示す３第２図ａは、
多層のＡｌ配線及び最上層Ａｌ層によって各基本ゲート
間が連結されている状態を示す回路図で、破線は下層の
配線を、実線は最上層の配線を示す。
の回路を構成できる１例を第２図に示す３第２図ａは、
多層のＡｌ配線及び最上層Ａｌ層によって各基本ゲート
間が連結されている状態を示す回路図で、破線は下層の
配線を、実線は最上層の配線を示す。
第２図ｂｌ ｃ５ ｄは、第２図ａの最上層Ａｌ層を数
カ所フォトエッチングによりエッチング除去して、最上
層Ａｌ配線を元成して構成される興路の例を示したもの
である。
カ所フォトエッチングによりエッチング除去して、最上
層Ａｌ配線を元成して構成される興路の例を示したもの
である。
第２図においてＡ，Ｂ，Ｃ，Ｄ，Ｄは、ビームリードな
どのボンデイング用端子を示し、１，２，３，４，５．
６は各配線箇所を示したもので、第２図ｂは５，７、第
２図Ｃは３， ５， ６、第２図ｄは１，３．６の第３
層目Ａｌ層をそれぞれ切断して構成した回路である。
どのボンデイング用端子を示し、１，２，３，４，５．
６は各配線箇所を示したもので、第２図ｂは５，７、第
２図Ｃは３， ５， ６、第２図ｄは１，３．６の第３
層目Ａｌ層をそれぞれ切断して構成した回路である。
以上から明らかなように、従来各設計毎に最上層Ａｌ配
線パターンを完成した後に、長時間を要するビームリー
ド等の配線接続端子形成工程を行うため、２週間から１
カ月の製作日数を見込會なければならなかったが、本発
明によれば、予め各半導体素子間を連結するＡｌ配線工
程及び配線接続端子形成工程を行なった半導体基板を貯
えて釦くことができ、要求の回路を１回のエッチング処
理のみで製作できるため、回路設計完或からの製作時間
は、最上層配線の切断パターニング時間の数日を見込め
ばよく、ｌた回路設計変更に対しても随時対処できる利
点がある。
線パターンを完成した後に、長時間を要するビームリー
ド等の配線接続端子形成工程を行うため、２週間から１
カ月の製作日数を見込會なければならなかったが、本発
明によれば、予め各半導体素子間を連結するＡｌ配線工
程及び配線接続端子形成工程を行なった半導体基板を貯
えて釦くことができ、要求の回路を１回のエッチング処
理のみで製作できるため、回路設計完或からの製作時間
は、最上層配線の切断パターニング時間の数日を見込め
ばよく、ｌた回路設計変更に対しても随時対処できる利
点がある。
第１図は本発明による一部工程断面図、第２図は、本発
明による配線回路を示す図である。 １・・・トランジスタ、２・・・抵抗、３・・・半導体
基板、４・・・シリコン酸化膜、５・・・シリコン窒化
膜、６・・・第１層目Ａ！！配線層、７・・・ＰＳＧ絶
縁層、８・・・配線用電極窓、９・・・第２層目Ａｌ配
線層、１０・・・最上層Ａ７配線層、１１・・・最上層
保護膜、１２・・・ビームリード接続窓、１３・・・チ
タン膜、１４・・・パラジウム膜、１ ５・４ビームリ
ード。
明による配線回路を示す図である。 １・・・トランジスタ、２・・・抵抗、３・・・半導体
基板、４・・・シリコン酸化膜、５・・・シリコン窒化
膜、６・・・第１層目Ａ！！配線層、７・・・ＰＳＧ絶
縁層、８・・・配線用電極窓、９・・・第２層目Ａｌ配
線層、１０・・・最上層Ａ７配線層、１１・・・最上層
保護膜、１２・・・ビームリード接続窓、１３・・・チ
タン膜、１４・・・パラジウム膜、１ ５・４ビームリ
ード。
Claims (1)
- １ マスチスライス方式の半導体集積回路において、最
上層保護絶縁層と、該最上層保護絶縁層下の被配線基体
全面又は未完成配置パターンに被着した最上層金属層と
、該最上層金属層と電気的に接続し所定パターンに形成
された下層配線層と、該下層配線層と接続された半導体
素子が形成された半導体基板と、該最上層金属層と下層
配線層と基板間に設けられた下層絶縁層と、該下層配線
層と接続し該最上層保護絶縁層表面に突出する多層ビー
ムリード端子とを有し、フォトエッチングにより該保護
絶縁層を所望のパターンに形威し、これをマスクとして
、該最上層金属層のみをエッチングして、集積回路を構
成するようにしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6746176A JPS5836498B2 (ja) | 1976-06-09 | 1976-06-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6746176A JPS5836498B2 (ja) | 1976-06-09 | 1976-06-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52149991A JPS52149991A (en) | 1977-12-13 |
| JPS5836498B2 true JPS5836498B2 (ja) | 1983-08-09 |
Family
ID=13345600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6746176A Expired JPS5836498B2 (ja) | 1976-06-09 | 1976-06-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836498B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4116642A (en) * | 1976-12-15 | 1978-09-26 | Western Electric Company, Inc. | Method and apparatus for avoiding undesirable deposits in crystal growing operations |
-
1976
- 1976-06-09 JP JP6746176A patent/JPS5836498B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52149991A (en) | 1977-12-13 |
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