JPS5836088A - パルス同期回路 - Google Patents
パルス同期回路Info
- Publication number
- JPS5836088A JPS5836088A JP13348581A JP13348581A JPS5836088A JP S5836088 A JPS5836088 A JP S5836088A JP 13348581 A JP13348581 A JP 13348581A JP 13348581 A JP13348581 A JP 13348581A JP S5836088 A JPS5836088 A JP S5836088A
- Authority
- JP
- Japan
- Prior art keywords
- output
- pulse
- data
- circuit
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は文字情報を含むテレビジョン信号を受信し再
生するシステム等に用いて有効な・母ルス同期回路に関
する。
生するシステム等に用いて有効な・母ルス同期回路に関
する。
通信システムにおいて、送られてくるデータをサンプリ
ングツ母ルスにてサンプリングする場合、データのビッ
トとザンデリングノやルスの位相とは精度よく一致して
いることが要求される。
ングツ母ルスにてサンプリングする場合、データのビッ
トとザンデリングノやルスの位相とは精度よく一致して
いることが要求される。
しかしながら、送られてくるデータは、外乱とか内部要
因によって、常に一定の位相に保たれているとは限らな
い。このため、サンプリングＡ？ルスの位相（又はこれ
の基本と々るクロック・セルスの位相）を自動的に調整
する手段が望まれている。
因によって、常に一定の位相に保たれているとは限らな
い。このため、サンプリングＡ？ルスの位相（又はこれ
の基本と々るクロック・セルスの位相）を自動的に調整
する手段が望まれている。
この発明は上記事情に対処すべくなされたもので、デー
タ信号の入力位相がずれてもこれを自動的に補正して常
にサンプリング・９ルスとの位相関係を一定に保持し得
るパルス同期回路を提供することを目的とする。
タ信号の入力位相がずれてもこれを自動的に補正して常
にサンプリング・９ルスとの位相関係を一定に保持し得
るパルス同期回路を提供することを目的とする。
以下この発明の実施例を図面を参照して説明する。
第１図において１ノはデータ入力端子、２５はサンプリ
ング・ぞルス入力端子である。
ング・ぞルス入力端子である。
データ入力端子１１は、第１の遅延装置１２に接続され
る。第１の遅延装置１２は、この例では複数のタップτ
０”−Ｔ４を有するアナログ遅延線であるが、シフトレ
ノスタであってもよい。各タップ間はそれぞれ等しい遅
延量が設定されており、各タップτ４〜τ１はそれぞれ
データセレクタ１３を構成するアンド回路１４〜１７の
各第１入力端子に接続される。
る。第１の遅延装置１２は、この例では複数のタップτ
０”−Ｔ４を有するアナログ遅延線であるが、シフトレ
ノスタであってもよい。各タップ間はそれぞれ等しい遅
延量が設定されており、各タップτ４〜τ１はそれぞれ
データセレクタ１３を構成するアンド回路１４〜１７の
各第１入力端子に接続される。
さらに前記データ入力端子１ノは、Ｄタイプフリツノフ
ロラフ回路２１〜２４のクロック入力端子ＣＰに接続さ
れている。
ロラフ回路２１〜２４のクロック入力端子ＣＰに接続さ
れている。
次に、前記サンプリング・平ルス入力端子２５は、第２
の遅延装置２６に接続されている。この第２の遅延装置
２６も先の遅延装置と同様に構成され、複数のタップＳ
ｏ〜Ｓ４を有する。
の遅延装置２６に接続されている。この第２の遅延装置
２６も先の遅延装置と同様に構成され、複数のタップＳ
ｏ〜Ｓ４を有する。
各タップ５ｏ−８３はそれぞれイクスクルーシブオア回
路２７〜３０の各一方の入力端子に接続される。またイ
クスクルーシブオア回路２７〜３０の各他方の入力端子
はそれぞれタップ８１〜Ｓ４に接続されている。
路２７〜３０の各一方の入力端子に接続される。またイ
クスクルーシブオア回路２７〜３０の各他方の入力端子
はそれぞれタップ８１〜Ｓ４に接続されている。
次ニ各イクスクルーシブオア回路２７〜３゜の出力端子
はそれぞれフリップフロップ回路２１〜２４の各データ
入力端子Ｄ１〜Ｄ４に接続されている。そして各フリッ
プフロップ回路２１〜２４の出力端子Ｑ１〜Ｑ４はそれ
ぞれ前記アンド回路１４〜１７の各他方の入力端子に接
続されてい乙。各アンド回路１４〜１７の出力端子はオ
ア回路３１に入力され、とのオア回路３１の出力が修正
データＢｏｕｔとして用いられる。なお３２（はエネー
ブル端子であり、フリップフロップ回路２１〜２４に共
通に接続されている。
はそれぞれフリップフロップ回路２１〜２４の各データ
入力端子Ｄ１〜Ｄ４に接続されている。そして各フリッ
プフロップ回路２１〜２４の出力端子Ｑ１〜Ｑ４はそれ
ぞれ前記アンド回路１４〜１７の各他方の入力端子に接
続されてい乙。各アンド回路１４〜１７の出力端子はオ
ア回路３１に入力され、とのオア回路３１の出力が修正
データＢｏｕｔとして用いられる。なお３２（はエネー
ブル端子であり、フリップフロップ回路２１〜２４に共
通に接続されている。
この発明の一実施例は上記の如く構成されるもので、デ
ータサンプリングパルスＳＰ（入力端子２５に加えられ
る）の位相に対して、オア回路３１の出力が得られる修
正データ・卆ルスの位相を常に一定の関係に設定するも
のである。っ゛まり、データ入力端子１ノに加えられる
データ・ぐルスハ、入力端子２５のサンプリングパルス
の位相に対し７てゆらぐことがあっても、修正されたの
ちは、常にサンプリングパルスの位相に対して一定の関
係となる。
ータサンプリングパルスＳＰ（入力端子２５に加えられ
る）の位相に対して、オア回路３１の出力が得られる修
正データ・卆ルスの位相を常に一定の関係に設定するも
のである。っ゛まり、データ入力端子１ノに加えられる
データ・ぐルスハ、入力端子２５のサンプリングパルス
の位相に対し７てゆらぐことがあっても、修正されたの
ちは、常にサンプリングパルスの位相に対して一定の関
係となる。
今、入力端子２５のザンプリングノ平ルスＳ。
（第２図（ａ））に対して、入力端子１１に入力したデ
ータの位相が第２図（ｊ）に示すような位相であったと
する。サンプリングパルスＳＰは、第２の遅延装置２６
に入力されるので、各タップ８１〜Ｓ３には第２図（ｂ
）、 （ｃ）、 （ｄ）に示すように遅延された出力が
得られ、これを利用してイクスクルーシブオア回路２７
〜３ｏの各出力端子には、第２図（ｅ） 、 （ｆ）、
（ｇ）、 （ｈ）に示すような出力が得られる。ここ
で、先の入力端子１１に入力したデータと、イクスクル
ーシブオア回路２７〜３０の出力・！ルスのうち、デー
タ立上シが一致５− するのは第２図（ｆ）のノ４ルスである。したがって、
この場合は、フリップフロップ回路２２の出力Ｑ２の出
力がハイレベルとなる。（第２図（０））一方、入力端
子１１から入力したデータは第１の遅延装置１２にも入
力され、各タップτ１〜τ４は第２図（ｋ）〜（ｎ）の
ようなタイミングで出力される。したがって、フリップ
フロップ回路２２の出力Ｑｚが加えられるアント９回路
１５に対しては、第２図−に示すタップ出力が加わり、
このパルスタイミングでアンド回路１５が導通し、オア
回路３１には第２図ω）に示すような修正データ５ｏｕ
ｔが出力されることになる。
ータの位相が第２図（ｊ）に示すような位相であったと
する。サンプリングパルスＳＰは、第２の遅延装置２６
に入力されるので、各タップ８１〜Ｓ３には第２図（ｂ
）、 （ｃ）、 （ｄ）に示すように遅延された出力が
得られ、これを利用してイクスクルーシブオア回路２７
〜３ｏの各出力端子には、第２図（ｅ） 、 （ｆ）、
（ｇ）、 （ｈ）に示すような出力が得られる。ここ
で、先の入力端子１１に入力したデータと、イクスクル
ーシブオア回路２７〜３０の出力・！ルスのうち、デー
タ立上シが一致５− するのは第２図（ｆ）のノ４ルスである。したがって、
この場合は、フリップフロップ回路２２の出力Ｑ２の出
力がハイレベルとなる。（第２図（０））一方、入力端
子１１から入力したデータは第１の遅延装置１２にも入
力され、各タップτ１〜τ４は第２図（ｋ）〜（ｎ）の
ようなタイミングで出力される。したがって、フリップ
フロップ回路２２の出力Ｑｚが加えられるアント９回路
１５に対しては、第２図−に示すタップ出力が加わり、
このパルスタイミングでアンド回路１５が導通し、オア
回路３１には第２図ω）に示すような修正データ５ｏｕ
ｔが出力されることになる。
第３図はさらに別の例である。第３図（ｌＬ）〜（１）
は先の第２図（、）〜（１）の信号と同じであり、サン
プリングミ４ルス側である。この場合は、データの位相
が第２図の場合と異っている。データは第３図（Ｊ）に
示される。このようにデータの位相がサンプリングパル
ス（第３図（ａ）、第２図（ｌＬ））に対してずれても
、修正データは、第３図（ｐ）に示すように、同図（＆
）のサンプリングパルスに対６− して常に一定の位相関係となる。第３図の場合は、フリ
ップフロップ回路２４にパルスが入力したときにデータ
が到来している。しかし、第３図（ｐ）、第２図（ｐ）
に示す修正データと、第３図（ａ）、第２図（１）に示
すサンプリングパルスとの位相関係を対比すればわかる
ようにサンプリングパルスと修正データとは常に一定の
関係となる。
は先の第２図（、）〜（１）の信号と同じであり、サン
プリングミ４ルス側である。この場合は、データの位相
が第２図の場合と異っている。データは第３図（Ｊ）に
示される。このようにデータの位相がサンプリングパル
ス（第３図（ａ）、第２図（ｌＬ））に対してずれても
、修正データは、第３図（ｐ）に示すように、同図（＆
）のサンプリングパルスに対６− して常に一定の位相関係となる。第３図の場合は、フリ
ップフロップ回路２４にパルスが入力したときにデータ
が到来している。しかし、第３図（ｐ）、第２図（ｐ）
に示す修正データと、第３図（ａ）、第２図（１）に示
すサンプリングパルスとの位相関係を対比すればわかる
ようにサンプリングパルスと修正データとは常に一定の
関係となる。
この発明は上記の実施例に限定されるものではなく種々
の変形が実現可能である。たとえば、遅延装置１２はデ
ジタル信号によるシフトレジスタを用いてもよい。また
遅延装置２６、イクスクルーシブオア回路２７〜３０も
、シフトレジスタとロジックアレイを用いた回路手段に
て実現できる。さらに、フリップフロップ回路２１〜２
４は、イクスクルーシゾオア回路２７〜３０からの検出
パルス列群のうち、データパルスと最も早く一致する検
出パルス列を判断し、一致したタイミング位置を保持す
るものであるが、これも論理回路による判断回路部とし
て、またラッチ回路を用いることによって保持出力を得
ることができる。さらにまた上記説明では入力端子１１
にデータ、入力端子２５にサンプリングツ９ルスを加え
たがこの関係は逆であってもよい。上記回路は、フリッ
プフロップ回路のエネーブル端子に第２図（１）、第３
図（１）に示すように位相合わせを行なわぜるだめのパ
ルスを加えている。このパルスは、たとえば、デジタル
データによる信号が入力される寸前に、基準信号が送ら
れてくるのに合わせて発生される。たとえば文字多重放
送の場合は、垂直帰線期間の１水平ラインに文字放送ノ
４ケットが重畳されている。この文字放送１？ケツトの
前縁には、クロックランイン信号（１０Ｊ （１１０１
０１０１０）が基準信号としであるので、まずこれにサ
ンプリングツ４ルスを同期させることが必要である。
の変形が実現可能である。たとえば、遅延装置１２はデ
ジタル信号によるシフトレジスタを用いてもよい。また
遅延装置２６、イクスクルーシブオア回路２７〜３０も
、シフトレジスタとロジックアレイを用いた回路手段に
て実現できる。さらに、フリップフロップ回路２１〜２
４は、イクスクルーシゾオア回路２７〜３０からの検出
パルス列群のうち、データパルスと最も早く一致する検
出パルス列を判断し、一致したタイミング位置を保持す
るものであるが、これも論理回路による判断回路部とし
て、またラッチ回路を用いることによって保持出力を得
ることができる。さらにまた上記説明では入力端子１１
にデータ、入力端子２５にサンプリングツ９ルスを加え
たがこの関係は逆であってもよい。上記回路は、フリッ
プフロップ回路のエネーブル端子に第２図（１）、第３
図（１）に示すように位相合わせを行なわぜるだめのパ
ルスを加えている。このパルスは、たとえば、デジタル
データによる信号が入力される寸前に、基準信号が送ら
れてくるのに合わせて発生される。たとえば文字多重放
送の場合は、垂直帰線期間の１水平ラインに文字放送ノ
４ケットが重畳されている。この文字放送１？ケツトの
前縁には、クロックランイン信号（１０Ｊ （１１０１
０１０１０）が基準信号としであるので、まずこれにサ
ンプリングツ４ルスを同期させることが必要である。
本回路を用いて上述のようにクロックランイン信号とサ
ンプリング・ぐルスを一定の同期関係に設定すれば、そ
の後に続くデータ（修正データ）を正確にサンプルする
ことが可能となる。
ンプリング・ぐルスを一定の同期関係に設定すれば、そ
の後に続くデータ（修正データ）を正確にサンプルする
ことが可能となる。
上記したようにこの発明はデータ信号の入力位相がずれ
ても自動的に補正して常にザンデリングｉＲルスとの位
相関係を一定に保持し得る・マルス同期回路を提供でき
る。
ても自動的に補正して常にザンデリングｉＲルスとの位
相関係を一定に保持し得る・マルス同期回路を提供でき
る。
第１図はこの発明の一実施例を示す回路図、第２図（ａ
）〜（ｐ）、第３図（ａ）〜（ｐ）は第１図の回路の動
作例を説明するのに示した信号波形図である。 １２．２６・・・遅延装置、１３・・・データセレクタ
、２１〜２４・・・フリップフロップ回路、２７〜３０
・・・イクスクルーシブオア回路。 出願人代理人 弁理土鈴 江 武 彦９− 第２図 （ｉ） （１）） 第３図 （ｉ） （ｐ）
）〜（ｐ）、第３図（ａ）〜（ｐ）は第１図の回路の動
作例を説明するのに示した信号波形図である。 １２．２６・・・遅延装置、１３・・・データセレクタ
、２１〜２４・・・フリップフロップ回路、２７〜３０
・・・イクスクルーシブオア回路。 出願人代理人 弁理土鈴 江 武 彦９− 第２図 （ｉ） （１）） 第３図 （ｉ） （ｐ）
Claims (1)
- 第１の・やルスの半周期を複数区分し各区分に対応する
位相の異なる検出・々ルス列群をつくる第１の遅延手段
と、この第１の遅延手段の各検出パルスを導出する遅延
時間方向の各出力端子に対して遅延時間方向の各端子が
逆方向の関係となるように対応させられた出力端子を有
し、第２の・千ルスを位相の異なる被検出・やルス列群
に変換する第２の遅延手段と、前記各検出・臂ルス列が
個々の判断回路部に入力され各判断回路部にて前記第２
の遅延手段に入力する前の第２のパルスとの論理がとら
れ、前記検出パルス列群のうち最も早く第２のパルスに
タイミングが一致した判断回路部にて保持出力を得る保
持手段と、この保持手段の各判断回路部の出力と前記各
被検出１？ルス列とが対応して入力され、各対応する入
力の論理がとられ前記保持出力の位置に対応した被検出
ｉ４ルス列を選択して導出するデータセレクタとを具備
したことを特徴とする・ぐルス同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13348581A JPS5836088A (ja) | 1981-08-26 | 1981-08-26 | パルス同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13348581A JPS5836088A (ja) | 1981-08-26 | 1981-08-26 | パルス同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5836088A true JPS5836088A (ja) | 1983-03-02 |
Family
ID=15105867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13348581A Pending JPS5836088A (ja) | 1981-08-26 | 1981-08-26 | パルス同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836088A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156334A (ja) * | 1985-12-26 | 1987-07-11 | 帝人株式会社 | シルクライクオ−ガンジ−織物 |
| JPH02175941A (ja) * | 1988-12-28 | 1990-07-09 | Mitsubishi Rayon Co Ltd | ポリエステル系嵩高仮撚加工糸 |
-
1981
- 1981-08-26 JP JP13348581A patent/JPS5836088A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156334A (ja) * | 1985-12-26 | 1987-07-11 | 帝人株式会社 | シルクライクオ−ガンジ−織物 |
| JPH02175941A (ja) * | 1988-12-28 | 1990-07-09 | Mitsubishi Rayon Co Ltd | ポリエステル系嵩高仮撚加工糸 |
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