JPS5835964A - 集積回路 - Google Patents
集積回路Info
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- JPS5835964A JPS5835964A JP13521281A JP13521281A JPS5835964A JP S5835964 A JPS5835964 A JP S5835964A JP 13521281 A JP13521281 A JP 13521281A JP 13521281 A JP13521281 A JP 13521281A JP S5835964 A JPS5835964 A JP S5835964A
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- JP
- Japan
- Prior art keywords
- layer
- resistance layer
- resistance
- integrated circuit
- low
- Prior art date
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- Granted
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電源ライン等の導電性配線層が重なる抵抗層部
分における充放電時間を短縮するようにした集積口路に
関し、特に予め基本セルを形成しておき、その後ニーず
の要望に応じて電源ラインを含めた配線食性なう、いわ
ゆるマスクスライスＬＳＩ（ゲートアレイ）に最適な集
積回路に関する。
分における充放電時間を短縮するようにした集積口路に
関し、特に予め基本セルを形成しておき、その後ニーず
の要望に応じて電源ラインを含めた配線食性なう、いわ
ゆるマスクスライスＬＳＩ（ゲートアレイ）に最適な集
積回路に関する。
最近の大規模集積回路においては、その集積度音高める
ため、電源ライン層から基本セルｔ″ｔ％の抵抗層の一
部が電源ライン層と重ね合わせられる構造に形成される
。この構造においては、その重なっている部分には必然
的に、本来必要でない静電容量が生ずる。この静電容量
はその抵抗部分における時定数を大きくシ、集積回路の
高速化の障害となる。
ため、電源ライン層から基本セルｔ″ｔ％の抵抗層の一
部が電源ライン層と重ね合わせられる構造に形成される
。この構造においては、その重なっている部分には必然
的に、本来必要でない静電容量が生ずる。この静電容量
はその抵抗部分における時定数を大きくシ、集積回路の
高速化の障害となる。
また、上述したような重なりをなくそうとして電源ライ
ン層と基本セルとｔ−ｍ続する抵抗層の電源ライン層と
のコンタクト窓ｔ−ｍ源うイン層の側縁近傍に設ける手
段をとると、今度は、集積回路のレイアウト、電源ライ
ンの給電容量等から電源ライン層の幅が位置によって変
わって来た場合に次のような不都合が生ずる。それは、
抵抗層長を一定にする場合に基本セルのレイアウト位置
が電源ライン層の位置によって異なって来てしまうこと
ｆある。
ン層と基本セルとｔ−ｍ続する抵抗層の電源ライン層と
のコンタクト窓ｔ−ｍ源うイン層の側縁近傍に設ける手
段をとると、今度は、集積回路のレイアウト、電源ライ
ンの給電容量等から電源ライン層の幅が位置によって変
わって来た場合に次のような不都合が生ずる。それは、
抵抗層長を一定にする場合に基本セルのレイアウト位置
が電源ライン層の位置によって異なって来てしまうこと
ｆある。
本発明は上述し九ような従来集積回路の有する欠点に１
みて創案されたもの′ｔ％、その目的は導電性配線層側
の抵抗層を低抵抗に形成し、集積回路バルク側の抵抗層
を高抵抗に形成することにより、上記低抵抗層での充放
電時定数を小さくして動作速度の高速化に寄与するなど
の長所を有する集積回路を提供することにある。
みて創案されたもの′ｔ％、その目的は導電性配線層側
の抵抗層を低抵抗に形成し、集積回路バルク側の抵抗層
を高抵抗に形成することにより、上記低抵抗層での充放
電時定数を小さくして動作速度の高速化に寄与するなど
の長所を有する集積回路を提供することにある。
以下、添付図面を参照しながら本発明の一実施例を説明
する。
する。
第１図の（１−１）Ｆｉ発明集積回路の特徴部分を示す
平面図で、（１−２）はその断面図である。
平面図で、（１−２）はその断面図である。
第１図の（１−１）において％Ａ −ＡＭから左側の部
分が導電性配線層、例えば電源ライン層、アース層等″
Ｃ＆あり、Ａ−Ａ線から右側の部分が集積回路バルク〒
ある。（１）はコンタクト窓（２）からコンタクト窓（
３）に至る抵抗層−１％ある。第１図の（１−２）にお
いて、（（１）は導電性配線層（以下、金属配線層につ
いて述べる） 、（５）は絶縁層ｔある。
分が導電性配線層、例えば電源ライン層、アース層等″
Ｃ＆あり、Ａ−Ａ線から右側の部分が集積回路バルク〒
ある。（１）はコンタクト窓（２）からコンタクト窓（
３）に至る抵抗層−１％ある。第１図の（１−２）にお
いて、（（１）は導電性配線層（以下、金属配線層につ
いて述べる） 、（５）は絶縁層ｔある。
そして、抵抗層（１）のうち、金属配線層（４）と重な
る抵抗層領域は、そうでない抵抗層領域の層抵抗率より
も小さい層抵抗率で形成される。このような低抵抗層領
域は必ずしも重なり領域全体でなくともよく、その一部
’ｔ’あってもよいし、更に重な多領域からそう！ない
領域ま１延びていてもよい。
る抵抗層領域は、そうでない抵抗層領域の層抵抗率より
も小さい層抵抗率で形成される。このような低抵抗層領
域は必ずしも重なり領域全体でなくともよく、その一部
’ｔ’あってもよいし、更に重な多領域からそう！ない
領域ま１延びていてもよい。
これらの領ａｔ−総称して低抵抗層領域と呼ぶ。また、
この低抵抗層領域から集積回路バルクのコンタクト窓（
３）に至る抵抗層領域を高抵抗層領域と呼ぶＯ このような本発明回路によれば、第２図に図式的に示す
回路図から判るように、上述した低抵抗層領域は比較的
に小さな抵抗値（Ｒ１）’に有するに過ぎないから、た
とえこの低抵抗層領域と金属配縁層例えば電源ライン層
（４）との間に比較的に大きな静電容量（Ｃ１）が生成
されてしまうことがあったとしても、その低抵抗層領域
１の充放電時定数は小さな値となり、集積回路動作の高
速化に寄与する。第２図において、 （Ｒ２）は高抵抗
層領域の抵抗値、 （Ｃ２）は（４）と（Ｒ２）との
間の靜電容Ｊｌｌ′１％ある。
この低抵抗層領域から集積回路バルクのコンタクト窓（
３）に至る抵抗層領域を高抵抗層領域と呼ぶＯ このような本発明回路によれば、第２図に図式的に示す
回路図から判るように、上述した低抵抗層領域は比較的
に小さな抵抗値（Ｒ１）’に有するに過ぎないから、た
とえこの低抵抗層領域と金属配縁層例えば電源ライン層
（４）との間に比較的に大きな静電容量（Ｃ１）が生成
されてしまうことがあったとしても、その低抵抗層領域
１の充放電時定数は小さな値となり、集積回路動作の高
速化に寄与する。第２図において、 （Ｒ２）は高抵抗
層領域の抵抗値、 （Ｃ２）は（４）と（Ｒ２）との
間の靜電容Ｊｌｌ′１％ある。
また、３１１３図に示すように、上述した低時定数化を
維持しつ＼、電源ライン層（４）の中心にコンタクト窓
（６）、（η−−− （８） 、 （９）を設ける一方
これらのコンタクト窓から基本セル（１０） 、 （１
１）のコンタクト窓（１２） 、 （１３） 、・・・
（１４） 、 （１５）ま１の距離を一定化しうるから
、集積回路基板上の基本セルのレイアウトラミ源うイン
層の幅によって左右されるということは全くなくなる。
維持しつ＼、電源ライン層（４）の中心にコンタクト窓
（６）、（η−−− （８） 、 （９）を設ける一方
これらのコンタクト窓から基本セル（１０） 、 （１
１）のコンタクト窓（１２） 、 （１３） 、・・・
（１４） 、 （１５）ま１の距離を一定化しうるから
、集積回路基板上の基本セルのレイアウトラミ源うイン
層の幅によって左右されるということは全くなくなる。
このことから、集積回路バルク（基本セル）のレイアウ
トが変わらず、ＣＡＤに有利となり、予め基本セルを形
成しておきその後ユーザの要望に応じて配Ｉｗ食性なう
集積回路、いわゆるマスタスライスＬＳＩ （ゲートア
レイ；の製造に有利性をもたらす〇 こｎに加えて、低時定数化を保ちつ＼、抵抗層の幅を適
宜に変更しうる。
トが変わらず、ＣＡＤに有利となり、予め基本セルを形
成しておきその後ユーザの要望に応じて配Ｉｗ食性なう
集積回路、いわゆるマスタスライスＬＳＩ （ゲートア
レイ；の製造に有利性をもたらす〇 こｎに加えて、低時定数化を保ちつ＼、抵抗層の幅を適
宜に変更しうる。
以上要するに、本発明によれば１次のような効果が得ら
れる。
れる。
■抵抗層における充放電時定数を短縮し、集積回路の流
速化に寄与する。
速化に寄与する。
■集積回路バルクのレイアウトが電源ライン層の幅によ
って左右されずマスタスライスＬＳＩの製造上非常に有
利となる等１６る。
って左右されずマスタスライスＬＳＩの製造上非常に有
利となる等１６る。
第１図の（１−１）は本発明回路の平面図、第１図の（
１−２）は第１図（１−１）回路の縦断面図、第２図は
ｗＸ１図回路の本発明４Ｉ徴部分全説明するための回路
図、９３図は電源ライン層の幅が変わっても本発明によ
り基本セルのレイアウトは変わらないことを示す図でお
る。 図中％（１）は抵抗層、（荀は導電性配線層、（！９は
絶縁層、（２）は導電性配線層と抵抗層との間のコンタ
クト窓、（３）は抵抗層と集積回路バルクとのコンタク
ト窓である。 特許出願人 富士通株式会社 第１図 第２図 第３図
１−２）は第１図（１−１）回路の縦断面図、第２図は
ｗＸ１図回路の本発明４Ｉ徴部分全説明するための回路
図、９３図は電源ライン層の幅が変わっても本発明によ
り基本セルのレイアウトは変わらないことを示す図でお
る。 図中％（１）は抵抗層、（荀は導電性配線層、（！９は
絶縁層、（２）は導電性配線層と抵抗層との間のコンタ
クト窓、（３）は抵抗層と集積回路バルクとのコンタク
ト窓である。 特許出願人 富士通株式会社 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １）導電性配線層と集積回路バルクと１−接続する抵抗
層が絶縁層を介して上記導電性配線層と積層している集
積回路におｉて、上記導電性配線層側に低抵抗層領域を
形成し、上記集積回路バルク側に高抵抗層領域を形成し
たことｔ％徴とする集積回路。 ２） 上記導電性配置層と重なる上記抵抗層の領域を低
抵抗層領域に形成し、それ以外の抵抗層領域を高抵抗層
領域に形成した仁と￥ｔ％黴とする特許請求の範１！１
ｊｉＥＸ項記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13521281A JPS5835964A (ja) | 1981-08-28 | 1981-08-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13521281A JPS5835964A (ja) | 1981-08-28 | 1981-08-28 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835964A true JPS5835964A (ja) | 1983-03-02 |
| JPH0130305B2 JPH0130305B2 (ja) | 1989-06-19 |
Family
ID=15146459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13521281A Granted JPS5835964A (ja) | 1981-08-28 | 1981-08-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835964A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117766U (ja) * | 1974-03-07 | 1975-09-26 | ||
| JPS50117767U (ja) * | 1974-03-07 | 1975-09-26 |
-
1981
- 1981-08-28 JP JP13521281A patent/JPS5835964A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117766U (ja) * | 1974-03-07 | 1975-09-26 | ||
| JPS50117767U (ja) * | 1974-03-07 | 1975-09-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0130305B2 (ja) | 1989-06-19 |
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