JPS582944A - メモリ拡張代替方式 - Google Patents
メモリ拡張代替方式Info
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- JPS582944A JPS582944A JP10066281A JP10066281A JPS582944A JP S582944 A JPS582944 A JP S582944A JP 10066281 A JP10066281 A JP 10066281A JP 10066281 A JP10066281 A JP 10066281A JP S582944 A JPS582944 A JP S582944A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/66—Updates of program code stored in read-only memory [ROM]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、例えば記憶回路の任意の記憶位置を代替する
ために用いられる、または、記憶回路内に格納されたプ
ログラムのバッチを行うために用いられるメモリ拡張代
替方式に関する。なお、本明細書で用いる１０グラムと
は、制御記憶装置に格納されたマイクロプログラム、及
び、主記憶装置に格納される機械語プログラムを示す。
ために用いられる、または、記憶回路内に格納されたプ
ログラムのバッチを行うために用いられるメモリ拡張代
替方式に関する。なお、本明細書で用いる１０グラムと
は、制御記憶装置に格納されたマイクロプログラム、及
び、主記憶装置に格納される機械語プログラムを示す。
電子機器または電子計算機における制御装置として、マ
イクロブ０セツ＋ｌ （Ｍ １ｃｒｏ ｐ ｒｏｃｅ
ｓｓｏｒｌＪｎｉｔ、以下ＭＰＵと記す）を用いること
が多くなっている。ＭＰｔＪにより実行されるシステム
プログラム（機械語プログラム）や機械語命令の実行に
用いられる制御用のマイクロ１０グラムは、読み出し専
用メモリ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ 、以下
ＲＯＭと記す）に記憶されることが多い。さて、このよ
うにプログラムをＲＯＭに格納してしまうと、一旦ＲＯ
Ｍに故障が発生すると、ＲＯＭからプログラムが読み出
せなないためＭＰＵは正常に動作しない。この処置とし
て、従来は、ＲＯＭ巽常０場合ＲＯＭからの再読み出し
などが行われていたが、ＲＯＭの永久故障に対しては、
ＲＯＭを交換する以外の手段はなかった。
イクロブ０セツ＋ｌ （Ｍ １ｃｒｏ ｐ ｒｏｃｅ
ｓｓｏｒｌＪｎｉｔ、以下ＭＰＵと記す）を用いること
が多くなっている。ＭＰｔＪにより実行されるシステム
プログラム（機械語プログラム）や機械語命令の実行に
用いられる制御用のマイクロ１０グラムは、読み出し専
用メモリ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ 、以下
ＲＯＭと記す）に記憶されることが多い。さて、このよ
うにプログラムをＲＯＭに格納してしまうと、一旦ＲＯ
Ｍに故障が発生すると、ＲＯＭからプログラムが読み出
せなないためＭＰＵは正常に動作しない。この処置とし
て、従来は、ＲＯＭ巽常０場合ＲＯＭからの再読み出し
などが行われていたが、ＲＯＭの永久故障に対しては、
ＲＯＭを交換する以外の手段はなかった。
また、ＲＯＭに格納されたプログラムに虫（ＢｕＦ）が
発見された場合にも、正常なプログラムが格納されたＲ
ＯＭとの交換が必要であった。
発見された場合にも、正常なプログラムが格納されたＲ
ＯＭとの交換が必要であった。
さて、ＲＯＭを交換する場合には、ＲＯＭが実装されて
いる機器の動作を停止させなければならない。例えば、
この機器がシステムに構築された周辺端末装置である場
合には、この＠置の動作停止（電源断）はシステム全体
の停止を余儀無クシていた。また、現在ＲＯＭの０畢は
増大の傾向にあり、ｌＲＯＭ素子に格納されるプログラ
ムの―も増大する傾向にある。この為、ＲＯＭ素子の一
部の故障、一部プログラムにおける虫の為に全プログラ
ム、素子全体を代えてしまうことは非常に無駄なことで
ある。更に、ＲＯＭ素子容畢０増大によって、素子故障
の確率が増し、プログラム優の増加によって虫が発生す
る傾度も増加している。
いる機器の動作を停止させなければならない。例えば、
この機器がシステムに構築された周辺端末装置である場
合には、この＠置の動作停止（電源断）はシステム全体
の停止を余儀無クシていた。また、現在ＲＯＭの０畢は
増大の傾向にあり、ｌＲＯＭ素子に格納されるプログラ
ムの―も増大する傾向にある。この為、ＲＯＭ素子の一
部の故障、一部プログラムにおける虫の為に全プログラ
ム、素子全体を代えてしまうことは非常に無駄なことで
ある。更に、ＲＯＭ素子容畢０増大によって、素子故障
の確率が増し、プログラム優の増加によって虫が発生す
る傾度も増加している。
従って、故障したＲＯＭを代えたり、虫に対するパッチ
を実施する度に、機器の電源遮断や停止を行うことはシ
ステム効率の悪化を招く。
を実施する度に、機器の電源遮断や停止を行うことはシ
ステム効率の悪化を招く。
本発明は、このような問題点を解決するために、故障し
たＲＯＭを代替したり、虫に対するパッチを実施するに
際して、機器の電源遮断や停止を伴なうことなく０馬に
代替、パッチを行うことができるメモリ拡張代替方式を
提供することを目的とする。
たＲＯＭを代替したり、虫に対するパッチを実施するに
際して、機器の電源遮断や停止を伴なうことなく０馬に
代替、パッチを行うことができるメモリ拡張代替方式を
提供することを目的とする。
以下、本発明の実施例により、本発明のメモリ拡張代替
方式を詳細に説明づる。
方式を詳細に説明づる。
第１図は、本発明のメモリ拡張代替方式をマイクロプロ
グラム制’ｍ装置に実施した一実施例のブロック図であ
る。なお、このブロック図には、マイクロブ０グラム制
御装置に当然必要となる回路（例えばタイミング制御回
路等）であっても、本発明に直接関係しない回路は図示
されていない。
グラム制’ｍ装置に実施した一実施例のブロック図であ
る。なお、このブロック図には、マイクロブ０グラム制
御装置に当然必要となる回路（例えばタイミング制御回
路等）であっても、本発明に直接関係しない回路は図示
されていない。
１は＠部用のマイクロプログラムを配憶する第１の記憶
部であり、読み出し専用メモリ（Ｒｅ’ａｄＱ ｎｌｙ
Ｍ ｅｍｏｒｙ ’）が用いられている。２はマイク
ロ命令を読み出すための番地情報（マイクロアドレス）
を出力するアドレス制御回路（本例ではマイクロプログ
ラムシーケンサ）である。３はＲＯＭ１とは別のアドレ
ス領域に割り付けられた第２の記憶部であり、ＷＯ２（
Ｗｒｉｔａｂｌｅ Ｃｏｎｔｒｏ１３ｔｒａｊ）θ）が
用いられている。ＷＯ８３には、ＲＯＭ″１の任意番地
に格納されたマイクロ命令（代−へ− わる代替命令が格納される。４は代替指示情報保持部で
ある。代替指示情報については後述する。
部であり、読み出し専用メモリ（Ｒｅ’ａｄＱ ｎｌｙ
Ｍ ｅｍｏｒｙ ’）が用いられている。２はマイク
ロ命令を読み出すための番地情報（マイクロアドレス）
を出力するアドレス制御回路（本例ではマイクロプログ
ラムシーケンサ）である。３はＲＯＭ１とは別のアドレ
ス領域に割り付けられた第２の記憶部であり、ＷＯ２（
Ｗｒｉｔａｂｌｅ Ｃｏｎｔｒｏ１３ｔｒａｊ）θ）が
用いられている。ＷＯ８３には、ＲＯＭ″１の任意番地
に格納されたマイクロ命令（代−へ− わる代替命令が格納される。４は代替指示情報保持部で
ある。代替指示情報については後述する。
この代替指示情報保持部４にはＲＡ’Ｍ （Ｒａｎｄｏ
ｇ＋Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ＞が用いられている
。５は番地差情報メモリ部で゛あり、これもＲＡＭが用
いられている。前記代替指示情報保持部４、番地差情報
メモリ部５には前記マイクロプログラムシーク−ンサ２
より出力される番地情報の一部（本例では」−位２ｊッ
トの情報）が供給されている。６″はＩＩ＋ 篩回路で
ある。加算回路６は前記代替指示情報保持部４から代替
指示信号（後述する）が出力された時、前記番地差情報
メモリ部５６ら出力されている番地差情−報（後述する
）と、マイクロプログラムシーケンサ２から出力される
番地情報とを加−する回路である。また、加算回路６は
代替指示信号が供給されていない時は、マイクロプログ
ラムシーケンサ２から出力される番地情報をそのまま出
力する。７は代替指示信号線である。８はマイクロアド
レスレジスタである。マイクロアドレスレジスタ８には
前記加算回路６より出力された番地情報が格納される。
ｇ＋Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ＞が用いられている
。５は番地差情報メモリ部で゛あり、これもＲＡＭが用
いられている。前記代替指示情報保持部４、番地差情報
メモリ部５には前記マイクロプログラムシーク−ンサ２
より出力される番地情報の一部（本例では」−位２ｊッ
トの情報）が供給されている。６″はＩＩ＋ 篩回路で
ある。加算回路６は前記代替指示情報保持部４から代替
指示信号（後述する）が出力された時、前記番地差情報
メモリ部５６ら出力されている番地差情−報（後述する
）と、マイクロプログラムシーケンサ２から出力される
番地情報とを加−する回路である。また、加算回路６は
代替指示信号が供給されていない時は、マイクロプログ
ラムシーケンサ２から出力される番地情報をそのまま出
力する。７は代替指示信号線である。８はマイクロアド
レスレジスタである。マイクロアドレスレジスタ８には
前記加算回路６より出力された番地情報が格納される。
９はマイクロアドレスｌ＜スである。マイクロアドレス
バス９を介して出力される番地情報はＲＯＭ１ 、ＷＣ
８３に供給される。
バス９を介して出力される番地情報はＲＯＭ１ 、ＷＣ
８３に供給される。
１０はマイクロ命令レジスタである。１１は命令判定制
御回路である。
御回路である。
以下、第２図を参照して、本発明のメモリ拡張代替方式
の動作を実施例で示したマイクロプログラムｔＩＩＩｌ
ｌ＠−を用いて説明する。第２図この実施例の動作概念
図である。
の動作を実施例で示したマイクロプログラムｔＩＩＩｌ
ｌ＠−を用いて説明する。第２図この実施例の動作概念
図である。
今、ＲＯＭ１がＱ （Ｇｏｌｇ ）番地から６３（３Ｆ
Ｉ＠）に割り付けられ、ＷＣ８３が６４＜４０．４＞１
地力）ら９５番地（５Ｆｌ＆＞番地に割り付けられてい
るとする。
Ｉ＠）に割り付けられ、ＷＣ８３が６４＜４０．４＞１
地力）ら９５番地（５Ｆｌ＆＞番地に割り付けられてい
るとする。
第２図中の記号＃は１６進数で表わした番地情報である
。さて、ＲＯＭ１に供給される番地情報の一部信号（本
例では上位２ビツトの信号）によって、ＲＯＭ１は４分
割されることになる。即ち、上位２ビツトの値が“００
″の領域は０〜１５番地、０１”（Ｆ）Ｉｔ域ハ１６〜
３１１地、 ” １０ ” １７）Ｉ［Ｇ、１３２〜
４１番地、“１１″の領域は４８〜６３１！地である。
。さて、ＲＯＭ１に供給される番地情報の一部信号（本
例では上位２ビツトの信号）によって、ＲＯＭ１は４分
割されることになる。即ち、上位２ビツトの値が“００
″の領域は０〜１５番地、０１”（Ｆ）Ｉｔ域ハ１６〜
３１１地、 ” １０ ” １７）Ｉ［Ｇ、１３２〜
４１番地、“１１″の領域は４８〜６３１！地である。
このそれぞれの領域を、Ｓｌ、Ｓ２、Ｓ３、Ｓ４７−
と呼ぶ。さて、今、ｉｌＩ域Ｓ２が破吻され、この領域
Ｓ２に格納されているマイクロプログラムが読み出せな
くなったとする。この為、ＷＣ８３内の６４（４０１＆
） １ｍ７’）’う７’１ｌ（４Ｆ １Ｇ） ｌ地ｔ
テ（Ｄ＊’４（以下代替領域と記す）Ｓ２−に代わりの
プログラム（以下代替プログラムと記す）が格納される
。
Ｓ２に格納されているマイクロプログラムが読み出せな
くなったとする。この為、ＷＣ８３内の６４（４０１＆
） １ｍ７’）’う７’１ｌ（４Ｆ １Ｇ） ｌ地ｔ
テ（Ｄ＊’４（以下代替領域と記す）Ｓ２−に代わりの
プログラム（以下代替プログラムと記す）が格納される
。
そして、代替情報保持部４の１番地目に＆瓢代替情報差
情報“１゛°が書き込まれる。また、番地差情報メモリ
部５の１１！地目には、番地差情報４８ （３０１も）
が書き込まれる。番地差情報と番よ、ＷＣ８ａ内の代！
！鎗域Ｓ２−の先頭番地（６４番地）とＲＯＭ１内の代
替される領域Ｓ２の先頭番地（１６番地）との差を意味
する。
情報“１゛°が書き込まれる。また、番地差情報メモリ
部５の１１！地目には、番地差情報４８ （３０１も）
が書き込まれる。番地差情報と番よ、ＷＣ８ａ内の代！
！鎗域Ｓ２−の先頭番地（６４番地）とＲＯＭ１内の代
替される領域Ｓ２の先頭番地（１６番地）との差を意味
する。
マイクロプログラムの実行に際して、マイク［ｌプログ
ラムシーケンサ２からＲＯＭＩの領域Ｓ２内のある番地
（例えば１６番地）に格納された命令を読み出すための
番地情報が出力されたとする。
ラムシーケンサ２からＲＯＭＩの領域Ｓ２内のある番地
（例えば１６番地）に格納された命令を読み出すための
番地情報が出力されたとする。
この番地情報の上位２ビツト“０１” （−１）の信号
が代替指示ＩＩ＠保持部４、番地差情報メモ１ノ部５に
出力される。この結果、代替指示情報保持部４の１番地
目から代替指示情報“１ｎが読み出され、番地差情報メ
モリ部５の１番地目からは番地差情報（４８（３Ｑ＋ｉ
））が読み出される。前記代替指示情報“１°°は代替
指示信号として信号線７を介して加Ｗ１回路６に出りさ
れる。この結果、番地差情報メモリ部５から読み出され
ている番地差情報「４８番地Ｊ’ （３０１６）とマイ
クロプログラムシーケンサ２から出力されている番地情
報「１６番地］（ＩＬ−）とか＃ＪｌＮ禅回路６で加算
される。そして、この加算で得られた番地情報［６４番
番地（４０＋ａ）（これを修飾番地情報と呼ぶ）がマイ
クロアドレスレジスタ８に格納され、マイクロアドレス
バス９を介してＷＣ８３に供給される。この結果、ＷＣ
８３の６４番地（４０Ｉ＠＞から代わりのマイクロ命令
（以下代替命令と記す）が読み出され、マイクロ命令レ
ジスタ１０に格納される。そして、この代替命令が命令
判定制御回路１１において実行される。
が代替指示ＩＩ＠保持部４、番地差情報メモ１ノ部５に
出力される。この結果、代替指示情報保持部４の１番地
目から代替指示情報“１ｎが読み出され、番地差情報メ
モリ部５の１番地目からは番地差情報（４８（３Ｑ＋ｉ
））が読み出される。前記代替指示情報“１°°は代替
指示信号として信号線７を介して加Ｗ１回路６に出りさ
れる。この結果、番地差情報メモリ部５から読み出され
ている番地差情報「４８番地Ｊ’ （３０１６）とマイ
クロプログラムシーケンサ２から出力されている番地情
報「１６番地］（ＩＬ−）とか＃ＪｌＮ禅回路６で加算
される。そして、この加算で得られた番地情報［６４番
番地（４０＋ａ）（これを修飾番地情報と呼ぶ）がマイ
クロアドレスレジスタ８に格納され、マイクロアドレス
バス９を介してＷＣ８３に供給される。この結果、ＷＣ
８３の６４番地（４０Ｉ＠＞から代わりのマイクロ命令
（以下代替命令と記す）が読み出され、マイクロ命令レ
ジスタ１０に格納される。そして、この代替命令が命令
判定制御回路１１において実行される。
以下、同様の手順によりマイク０プ０グラムシーケンサ
２から出力される番地情報の上位２ビツトで指定される
領域（本例では８２）のすべてが。
２から出力される番地情報の上位２ビツトで指定される
領域（本例では８２）のすべてが。
ＷＣ８ａ内の領域（本例では領１１３２−）と代替され
る。尚、ＲＯＭＩ内の領域を代替しない時は、この領域
に対応する代替指示情報保持部４の記憶位置に“０”を
格納しておけばよい。こうすると、代替指示信号１１０
Ｉ＋が出力された時は、加算回路６はマイク０プログ
ラムシーケンサ２から出力された番地情報を修飾せずに
マイクロアドレスレジスタ８に出力する。
る。尚、ＲＯＭＩ内の領域を代替しない時は、この領域
に対応する代替指示情報保持部４の記憶位置に“０”を
格納しておけばよい。こうすると、代替指示信号１１０
Ｉ＋が出力された時は、加算回路６はマイク０プログ
ラムシーケンサ２から出力された番地情報を修飾せずに
マイクロアドレスレジスタ８に出力する。
尚１１代替指示情報保持部４と番地差情報保持メモリ部
５とを第３図のように１つのメモリで構成してもよい。
５とを第３図のように１つのメモリで構成してもよい。
次に、第４図、第６図、第７図は本発明の他の実施例の
ブロック図である。
ブロック図である。
第４図は番地差情報保持手段、代替指示情報保持手段に
レジスタが用いられた場合のブロック図である。４Ｇは
代替指示情報保持部、５０は番地差情報レジスタ部であ
る。この実施例ではマイクロプログラムシーケンサ２か
ら出力される番地差情報の一部によって、代替指示情報
保持５Ｂ４０がアクセスされる。そして、代替指示゛情
報保持部４０から番地理情報レジスタ部５０へレジスタ
指示信号が出力されると共に、信号線７に代替指示信号
が出力される。
レジスタが用いられた場合のブロック図である。４Ｇは
代替指示情報保持部、５０は番地差情報レジスタ部であ
る。この実施例ではマイクロプログラムシーケンサ２か
ら出力される番地差情報の一部によって、代替指示情報
保持５Ｂ４０がアクセスされる。そして、代替指示゛情
報保持部４０から番地理情報レジスタ部５０へレジスタ
指示信号が出力されると共に、信号線７に代替指示信号
が出力される。
第５図は第４図の実施例における代替指示情報保持部４
０、番地差情報レジスタ部５０の内部回路図である。４
１は代替指示情報レジスタ、４２はアドレスデコーダ、
４３はＯＲゲートである。５１は番地差情報レジスタで
ある。
０、番地差情報レジスタ部５０の内部回路図である。４
１は代替指示情報レジスタ、４２はアドレスデコーダ、
４３はＯＲゲートである。５１は番地差情報レジスタで
ある。
マイクロプログラムシーケンサ２から出力される番地情
報の一部信号がアドレスデコーダ４２に入力されると、
代替指示情報レジスタ４１のいずれかにレジスタ指定信
号が出力され、指定されたレジスタから代替指示信号が
読み出される。この代替指示信号が“１″ならば対応す
る番地差情報レジスタ５１から番地差情報が読み出され
る。：方、ＯＲゲート４３から代替指示信号が出力され
る。
報の一部信号がアドレスデコーダ４２に入力されると、
代替指示情報レジスタ４１のいずれかにレジスタ指定信
号が出力され、指定されたレジスタから代替指示信号が
読み出される。この代替指示信号が“１″ならば対応す
る番地差情報レジスタ５１から番地差情報が読み出され
る。：方、ＯＲゲート４３から代替指示信号が出力され
る。
第６図はマイクロプログラムシーケンサ２より出力され
る番地情報と前記修飾番地情報とがマイクロアドレスレ
ジスタ８０により選択される場合の実施例の１０ツク図
である。代替指示情報保持部１１ − ４０より出力される代替指示信号はマイクロアドレスレ
ジスタ８０に供給され上述した選択動作が制御される。
る番地情報と前記修飾番地情報とがマイクロアドレスレ
ジスタ８０により選択される場合の実施例の１０ツク図
である。代替指示情報保持部１１ − ４０より出力される代替指示信号はマイクロアドレスレ
ジスタ８０に供給され上述した選択動作が制御される。
第７図は加締回路６がマイクロアドレスレジスタの後段
に配曽された場合の実施例の一部プロック図である。
に配曽された場合の実施例の一部プロック図である。
以上の実施例により、ＲＯＭ１の任意の領域毎に代替を
行うことが出来る。ＲＯＭＩの素子故障を単位（上述の
領域に相当する）として、このチップ中位で代替するこ
とが出来ろ上述の実施例の方法は有効である。
行うことが出来る。ＲＯＭＩの素子故障を単位（上述の
領域に相当する）として、このチップ中位で代替するこ
とが出来ろ上述の実施例の方法は有効である。
以上説明した実施例において、ＷＯ２はＲＯＭ、ＲＡＭ
のいずれであってもよい。また、代替指示情報保持部４
や番地差情報メモリ部５はＲＡＭ、レジスタの他にスイ
ッチ設定方式に１き変えることもでき。また、番地差情
報は１つの値に固定していまってもよい。実施例におい
て、ＷＯ８３、代替指示情報保持部４、番、地理情報メ
モリ部５への情報の書き込み手段について説明しなかっ
たが、Ｏ８（Ｏｐｅｒａｔｉｏｎ Ｓｙｓｔｅｍ ）
やメインテナンスパネル等によって書き込むことが出来
るようにしておけばよい。またＷＯ８３，代替指示情報
保持部４、番地差情報メモリ部５を可搬型の外部筐体に
設け、必要な時にマイクロプログラム制御装置と接続で
きるようにしてもよい。
のいずれであってもよい。また、代替指示情報保持部４
や番地差情報メモリ部５はＲＡＭ、レジスタの他にスイ
ッチ設定方式に１き変えることもでき。また、番地差情
報は１つの値に固定していまってもよい。実施例におい
て、ＷＯ８３、代替指示情報保持部４、番、地理情報メ
モリ部５への情報の書き込み手段について説明しなかっ
たが、Ｏ８（Ｏｐｅｒａｔｉｏｎ Ｓｙｓｔｅｍ ）
やメインテナンスパネル等によって書き込むことが出来
るようにしておけばよい。またＷＯ８３，代替指示情報
保持部４、番地差情報メモリ部５を可搬型の外部筐体に
設け、必要な時にマイクロプログラム制御装置と接続で
きるようにしてもよい。
部上、本発明のメモリ拡張代替方式によれば、（１）第
１の記憶部の素子故障をした領域に対して、第２の記憶
部内に代替割り付けが行える。
１の記憶部の素子故障をした領域に対して、第２の記憶
部内に代替割り付けが行える。
（２）プログラムに変更が生じた場合、ハードウェアを
変えることなく修正が可能であり、例えばプログラムの
開発時に便利である。
変えることなく修正が可能であり、例えばプログラムの
開発時に便利である。
（３）変更時に装置の電ＩＩ断を伴なわず変更できる。
（４）トラブル発生時に、プログラムの動作をトレース
するプログラムを簡単に挿入できる。
するプログラムを簡単に挿入できる。
（５）第１の記憶部内のプログラムを一切変更しないで
復元が可能である。
復元が可能である。
などの効果を有する。
尚、実施例において、マイクロプログラム制御ｉｆ１ｗ
を例にとって説明してが、主記憶＠置などの他の記憶装
置にも利用可能である。また実施例では、読み出し動作
の場合しが述べていないが、書き込み動作においても適
応でることは勿論である。
を例にとって説明してが、主記憶＠置などの他の記憶装
置にも利用可能である。また実施例では、読み出し動作
の場合しが述べていないが、書き込み動作においても適
応でることは勿論である。
第１図、第３図、第４図、第５図、第６図、第７図は本
発明゛の実施例のブロック図、または、一部ブロック図
、第２図は実施例の動作概念図。 １・・・第１記憶部（ＲＯＭ＞ ２ 、トマイク０プログラムシーケンサ３・・・第２の
記憶部（ＷＯ２） ４．４０・・・代替指示情報保持部 ５．５０・・１地理情報メミリ部、レジスタ部６・・・
加褌回路 （７３１７）代理人弁理士 側近憲佑（はが１名）第２
図 加Ｏ回路へ ＄４図 第 ６ 図 ＣＳ −
発明゛の実施例のブロック図、または、一部ブロック図
、第２図は実施例の動作概念図。 １・・・第１記憶部（ＲＯＭ＞ ２ 、トマイク０プログラムシーケンサ３・・・第２の
記憶部（ＷＯ２） ４．４０・・・代替指示情報保持部 ５．５０・・１地理情報メミリ部、レジスタ部６・・・
加褌回路 （７３１７）代理人弁理士 側近憲佑（はが１名）第２
図 加Ｏ回路へ ＄４図 第 ６ 図 ＣＳ −
Claims (3)
- （１）第１の記憶部と１番地情報を出力するアドレス制
御回路と、前記第１の記憶部とは別の７ドレス領域が割
り付けられ前記第１の記憶部に記憶される命令に代わる
代替命令が記憶される第２の記憶部と、前記アドレス制
御回路から出力される番地情報の特定領域を前記第２の
記憶部内の代替領域と代替するための代替指示情報を保
持する代備指示情報保持手段と、前記代！領域の先頭番
地と前記特定領域の先頭番地との番地差情報を保持する
番地差情報保持手段と、前記代替番地差情報保持手段か
ら前記代替指示情報が出りされた時、前記番地差情報保
持手段から読み田された番地差情報とこの時の前記アド
レス制御回路から出力されている番地情報とを加算し、
この加算結果により轡られる修飾番地情報を前記第２の
記憶部に供給する加算回路とを具備したことを特徴とす
るメモリ拡張代替方式。 - （２）前記加算回路が前記第１の記憶部と前記？ドレス
制御回路との間に設けられ、前記代替指示情報保持手段
から前記代替指示情報が出力されない時には、前記アド
レス制御回路から出力される番地情報を前記第１の記憶
部に供給することを特徴とする特許請求の範囲第１項記
載のメモリ拡張代替方式。 - （３）前記番地差情報保持手段に前記アドレス制御回路
から出力される番地情報の一部信号が供給された時、こ
の一部信号により指示された記憶位置に格納された前記
番地差情報を前記加算回路に出力することを特徴とする
特許請求の範囲第１項記載のメモリ拡張代替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066281A JPS582944A (ja) | 1981-06-30 | 1981-06-30 | メモリ拡張代替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066281A JPS582944A (ja) | 1981-06-30 | 1981-06-30 | メモリ拡張代替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS582944A true JPS582944A (ja) | 1983-01-08 |
Family
ID=14280002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066281A Pending JPS582944A (ja) | 1981-06-30 | 1981-06-30 | メモリ拡張代替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6487608A (en) * | 1987-09-29 | 1989-03-31 | Mitsui Petrochemical Ind | Polymerizable compound containing aryloyloxyl group and methacryloyloxyl group in one molecule and curing agent |
-
1981
- 1981-06-30 JP JP10066281A patent/JPS582944A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6487608A (en) * | 1987-09-29 | 1989-03-31 | Mitsui Petrochemical Ind | Polymerizable compound containing aryloyloxyl group and methacryloyloxyl group in one molecule and curing agent |
| JPH07107085B2 (ja) * | 1987-09-29 | 1995-11-15 | 三井石油化学工業株式会社 | アクリロイルオキシル基とメタクリロイルオキシル基を一分子中に有する重合性化合物および硬化剤 |
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