JPS5827251A - 記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は記憶回路に関する。

デジタルシステムの障害のとき、例えばコンビーータ等
の論理装置の障害のときにその内部状態を調べて障害探
索を遂行することがよく行なわれる。この内部状態診断
手段として、装置内のすべてのフリップフロップを縦続
接続して１つのシフトレジスタを構成し、シフトクロッ
クにより各フリップフロップの内部状態をピット毎に読
み出して表示装置等に送り、診断しまた後再ひもとの各
７リツプフロノブにピット毎に書き戻すという、いわゆ
るスキャン方式が有力な手段として従来から使用されて
いる。この方式では１度読み出しだのちに、再び元通り
書き込んでいるので、外見上は論理装置の内部状態に何
らの変化も与えないで各フリップフロップの内部状態の
診断を行ない、障害時の各部の相互関係をくづすことな
く診断ができ、障害探索の効果を高めている。

一方、論理装置内部の状態を記憶保持しているスクラッ
チパッドメモリやローカルメモリ等の内部記憶回路も７
リツプフロツプのかたまシと見れるが、各メモリセルを
シフトレジスタとしてつなぐことは冗長回路量があまり
にも大きくなるため現実的ではない。従って、従来回路
では記１充内容をクロックにより一旦読出しレジスタに
出力したあと、スキャン方式によって内部状態を診断す
るという構成をとらざるを得ない。この構成では、上述
のようにクロックを発生する必要があシ、このクロック
により、論理装置の内部記憶回路以外の他の回路の内部
状態に変化が生じてしまい、そのため各部の内部状態を
障害の発生した時点での各部の内部状態に復帰させるた
めに、かなシの時間がかかり、結局、障害探索に時間が
かがシすぎるという欠点が生じる。また、障害探索の手
順も複雑になる。

本発明の目的は上述の従来の記憶回路の欠点を除去し障
害探索手順が簡単でかつ障害探索時間の短い記憶回路を
提供することにある。

本発明の記憶回路はデータを記憶する記憶手段と、アド
レス信号によシ指定された前記記憶手段の記憶位置にデ
ータを書き込む書込み手段と、アドレス信号により指定
された前記記憶手段の記憶位置からデータを読み出す読
出し手段と、モード切替え信号に応答して前記記憶手段
の動作モードを切替えるモード切替え手段と、前記モー
ド切替え手段により第一の動作モードに切り替わったと
きには前記読出し手段により読み出されたデータを通過
出力させ第二の動作モードに切り替わったときにはとの
切替え直前に通過出力させていた読出しデータを保持し
出力する出力制御手段と、前記モード切替え手段により
前記第二の動作モードに切替わったときには前記出力制
御手段を縦続接続してシフトレジスタを形成するシフト
レジスタ形成手段とを含む。

次に本発明について図面を参照ｊ７て詳細に説明する。

第１図は本発明の一実施例のブロック図である。

１ワードがｍ　（ｍは自然数）ビットから構成されるデ
ータをｎ（ｎは自然数）ワード格納する記憶回路が図示
されている。

第１図の記憶回路には、正常モードとシフトモードとの
二ｓ！類の動作モードがあシ、外部装置（図示せず）か
ら接続線７を介して論理“０“のモード切替え信号が各
出力制御回路５−１〜５−ｍにに供給されているときは
正常モードで、論理１１１のモード切替え信号が各出力
制御回路５−１〜５−ｍに供給されているときはシフト
モードで動作する。

正常モードのときには通常の記憶回路とはｔ′？：同じ
ように、書込みおよび読出しの動作を行ない、シフトモ
ードのときには各出力制御回路５−１〜５−ｍが縦続接
続されて前述のスキャン方式によって内部状態の調査が
行えるような動作をする。

ｍ　Ｘ　ｎ個のメモリセル１−１−１〜１−ｍ−ｎは、
それぞれ１ビツトのデータを格納するものでありメモリ
セル１−１−１を例にとって動作を説明する。メモリセ
ル１−１−１へ書き込むべきデ５− −タは、接続線１０−１を介してメモリセルのＩＮ端子
に供給され、接続線６ｏ−１を介してＷ端子に供給され
る論理１０１の信号に応答して書き込まれる。捷だ、接
続線７０−１を介してＲ端子に供給される論理ｌ□ｆｆ
の信号に応答ｌ〜で、メモリセル１−１−１に格納され
ているデータがＯＵＴ端子を経て接続線８０−１を介し
て読み出される。

メモリセル１−１−１以外のメモリセルも同様の動作を
する。

出力制御回路５−１〜５−ｍについてはのちに詳述する
が、出力制御回路５−１について説明すれば、接続線７
を介してＭ端子に論理１０″のモード切替え信号を受信
している正常モード時には、接続線８０−１を介してＤ
端子に入力される入力データはそのま″！Ｑ端子および
接続＃４０−１を介して外部に送出される。接続線７を
介してＭ端子に論理１１１のモード切替え信号を受信し
ているシフトモード時には、切替え直前のＤ端子の入力
データを保持出力し更に入力データは接続線４゜−２を
介してＳ端子からの入力データに切替えら６− れ、接続線８を介してＯＫ端子に供給されるシフトクロ
ックの論理１１１から論理ＩＱＩへの転換時点での８端
子からの入力データをＱ端子および接続線４０−１を介
して外部に出力する。このシフトモード時には、出力制
御回路５−（Ｋ＋１）（Ｋは自然数で１≦に≦ｍ−１）
の出力データは接続線４Ｏ−（Ｋ＋１）を介して出力制
御回路５−にの入力データとなっており各出力制御回路
が縦続接続されてシフトレジスタとして動作しスキャン
方式による内部状態調査が行なえるように接続されてい
る。出力制御回路５−１以外の出力制御回路も同様の動
作を行なう。

次に、正常モード時における動作、すなわち書込み動作
および読出し動作ならびにシフトモード時における動作
を説明する。

最初に書込み動作について説明する。この記憶回路に書
込むべきｍビットのデータは書き込まれるアドレスを指
定するアドレス信号および論理１１１の書込み信号はそ
れぞれ接続線１０−１〜１０−ｍ、３０および２０を介
して外部装置から接続線３０を介して供給されたアドレ
ス信号はきアドレスに対応する接続線（接続線５０−１
〜５０−ｎの何れかの１つ。説明の便宜上例として接続
線５０−２とする）５０−２に供給する。ナンド回路３
−２Ｖｉ接続線２０を介しての論理１１“の書込み信号
と接続線５０−２を介しての論理°１“の信号とを受信
して接続線６０−２を介してメモリセル１−１−２〜１
−ｍ−２の各Ｗ端子に論理１０１の信号を供給するので
、接続線１０−１〜１０−ｍを介して供給されているｍ
ビットの入力データは、メモリセル１−１−２〜１−ｍ
−２の各１Ｎ端子を経て１ビツトづつ格納される。

上述の動作と並行して、接続線５０−２を介しての論理
１１１の信号はインバータ回路４−２に供給され、イン
バータ回路４−２は接続線７０−２を介してメモリセル
１−１−２〜１−ｍ−２の各Ｒ端子に論理１０　Ｉの信
号を供給するので、各メモリセル１−１−２〜１−ｍ−
２のＯＵＴ端子から接続線８０−１〜８０−ｍを介して
令書き込まれたばかシのデータが読み出され、出力制御
回路５−１〜５−ｍのＤ端子、Ｑ端子および接続線４〇
−１〜４０−ｍを経て外部装置に送出することとなる。

この出力データと接続線１０−１〜１０−ｍを介しての
入力データを比較すれば書込み動作の誤シ検出を書込み
動作血抜に行うことができる。

次に読出し動作について説明する。読み出すべきデータ
のアドレスの情報はアドレス信号として接続線３０を介
してアドレスデコーダ２に供給される。アドレスデコー
ダ２はアドレス信号を解読して、論理“１“の信号を読
み出すべきデータを格納しているアドレスに対応する接
続線（接続線５〇−１〜５０−ｎの何れかの１つ。説明
の便宜上例として接続線５０−ｎとする）５０−ｎに供
給する。インバータ回路４−ｎは接続線５０−ｎを介し
て論理１１１′の信号を受信し、接続線７０−ｎを介し
てメモリセル１−１−ｎ−１−ｍ−ｎの各Ｒ端子に論理
１０１の信号を供給するので、各メモリ９− セル１−１−　ｎ　〜１−　ｍ　−ｎのＯＵＴ端子から
接続線８０−１〜８０−ｍを介して格納しであるデータ
が読み出され、出力制御回路５−１〜５−ｍのＤ端子、
Ｑ端子および接続線４０−１〜４〇−ｍを経て外部装置
に送出することになる。

以上のようにして正常モード時における書込み動作およ
び読出し動作が行なわれるが、読み出し動作の場合には
特にクロックを必要とし々い点が従来の記憶回路との相
違点であり、障害探索時にアドレス信号だけ供給すれば
任意のアドレスに格納しであるデータを回数に制限なく
調査でき、しかもクロックを使用しないので本記憶回路
以外の回路の内部状態にいささかの変化をも与えないで
記憶回路の内部状態調査を行なうことができる。

次にシフトモード時の動作について説明する。

第２図には出力制御回路５−にの回路図が示しである。

出力制御回路５−ｋには接続線８０−におよびＤ端子を
介してメモリセルから読出しデータが供給され、接続線
４Ｏ−（ｋ＋１）およびＳ端子を介して出力制御回路５
−（ｋ＋１）からその出力１０− データが供給され、接続線７およびＭ端子を介してモー
ド切替信号が供給され、接続線８およびＣＫ端子を介し
てシフトクロックが供給され、Ｑ端子および接続線４０
−ｋを介して出力データを送出する。

正常モード時、すなわちＭ端子を介して与えられるモー
ド切替え信号が論理１０１のときには、インバータ１１
２．ナンド回路１０３．１０７および１１１の出力は論
理１１１１インバータ１１３および１１４の出力は論理
１０１なのでナンド回路１０６および１１０の出力は論
理ＭＩ″となり、ナンド回路１０１．１０２．１０４，
１０５，１０８および１０９の各入力の１つは論理′１
１が与えられることになり各ゲートは開く。従って、接
続線８０−におよびＤ端子を介して供給される入力デー
タはその捷まこの制御回路内を通過してＱ端子および接
続線４０−ｋを介して出力されることは前述のとおシで
ある。ナンド回路１１１の一方の入力には正常モード時
には上述のように論理１０１が与えられているのでナン
ド回路１１１は閉じておシ接続線８およびＣＫ端子を介
して与えられるクロックパルスの影響がなくなる。第３
図には出力制御回路のタイムチャートを示す。図から明
かなように、Ｍ端子への入力が論理１０１のときには、
Ｄ端子からのデータはＱ端子にＣＫ端子のシフトクロッ
クと無関係に通過志力される。

シフトモード時、すなわちＭ端子を介して与えられるモ
ード切替え信号が論理１１Ｎのときには、インバータ回
路１１２の出力は論理１０１となシナンド回路１０１が
閉じで論理Ｉｌｌを出力するだめのナンド回路１０２が
開き、またナンド回路１０３の接続線７を介しての入力
は論理１１１となるのでナンド回路１０３も開く。この
ようにして接続線４Ｏ−（ｋ−１−１）およびＳ端子を
介して与えられるデータがナンド回路１０２の出力デー
タとなる。

すなわちナンド回路１０２の出力データはモード切替信
号が論理１０ｊから′１″に変わると、Ｄ端子からの入
力データによるものからＳ端子への入力データによるも
のに切替えられる。

これ以降の回路動作については、接続線８およびＣＫ端
子を介して供給されるシフトクロックが論理１０１の場
合と論理Ｊｊの場合とにわけて説明する。

シフトクロックが論理１１１の場合にはナンド回路１１
１からは論理ＩＱＩが出力され、ナンド回路１０７の出
力は論理１１１となりナンド回路１０４が開く。インバ
ータ回路１１３の入力は論理１１１であるから、インバ
ータ回路１１３は接続線ＩＺ・５を介してナンド回路１
０６に論理＃０′を供給しナンド回路１０６を閉じる。

したがってナンド回路１０５には接続線１２７を介して
ナンド回路１０６から論理１１１が供給されるのでナン
ド回路１０５は開く。したがって接続線１２３を介して
供給される入力データはナンド回路１０４．接続線１２
６゜ナンド回路１０５および接続線１２８を介してナン
ド回路１０８に供給される。しかしながらナンド回路１
０８には接続線１２９を介してナンド回路１１１の論理
１０１の出力が供給されているのでナンド回路１０８は
閉じる。すなわち出力制御回路５−ｋに入力されるデー
タはナンド回路１０８１３− により阻止されている。インバータ回路１１４の入力は
論理１０１であるから、インバータ回路１１４はナンド
回路１１０に対し接続線１３０を介して論理１１１を供
給してナンド回路１１０を開く。ナンド回路１０９は接
続線１３１を介してナンド回路１０８から論理１１１の
供給を受けているのでこれも開く。したがってナンド回
路１０９．接続線４０−に、ナンド回路１１０および接
続線１３２によって１つの閉ループ（以後Ｙループと称
す）が構成されることとな９シフトクロツクが論理１１
１に切シ替わる直前のデータがこのＹループを環流する
。そして出力としては切替え直前のデータが保持出力さ
れている。

シフトクロックが論理１０１の場合には、ナンド回路１
１１からは論理１１′が出力され、ナンド回路１０７の
出力は論理１０１となシナンド回路１０４が閉じる。す
なわち出力制御回路５−ｋに入力されるデータはナンド
回路１０４により阻止される。

インバータ回路１１３の入力は論理１０ｗであるから、
インバータ回路１１３はナンド回路１０６に１４− 対し接続線１２５を介して論理１１１を供給するのでナ
ンド回路１０６は開く。ナンド回路１０５は接続線１２
６を介してナンド回路１０４から論理１１１の供給を受
けているのでこれも開く。したがってナンド回路１０５
．接続線１２８．ナンド回路１０６および接続線１２７
によって１つの閉ループ（以後Ｘループと称す）が構成
されることとなり、シフトクロックが論理ｌＯ“に切り
替わる直前のデータがとのＸループを環流する。ナンド
回路１０８にはナンド回路１１１の論理１１１の出力が
接続線１２９を介して供給されるのでナンド回路１０８
は開く。インバータ回路１１４にはやはシ接続線１２９
を介して論理１１１が供給されているのでその出力は論
理１０１となりナンド回路１１０に供給されてこれを閉
じる。したがってナンド回路１０９は接続線１３２を介
してナンド回路１１０から論理１１″の供給を受けて開
く。以上のようにナンド回路１０８および１０９は開い
ているのでＸループで環流しているデータが接続線１２
８゜ナンド回路１０８．接続線１３１．ナンド′回路１
０９、接続線４０−におよびＱ端子をへて出力されるこ
ととなる。すなわち出力としては切替え直前のデータが
保持出力されている。

以上の出力制御回路の動作を要約すれば接続線７を介し
てＭ端子に論理１０１のモード切替信号を受信している
正常モード時には■）端子に入力されたデータはそのＩ
Ｑ端子を経て外部に通過出力される。モード切替え信号
が論理ＷＩ″に切替ってシフトモード時になると出力制
御回路はＤ端子からでなくＳ端子から入力データを受信
する。出力データはシフトモードに切り替わった直後は
切替え時点直前のＤ端子からの入力データを出力データ
として保持出力するが（シフトモードに切り替った時に
シフトクロックが論理ＭＯ＋か論理１１１かにより切替
直前のデータがＸループまたはＸループに保持される）
、接続線８を介してＣＫ端子に供給されるシフトクロッ
クの論理１１１から論理ＩＯ１への転換時点がくる度毎
にその直前にＳ端子から入力するデータをＱ端子をへて
外部に出力する。

第３図の出力制御回路のタイムチャートにおいて、Ｍ端
子への入力が論理１１１のときＱ端子におけるデータが
ＣＫ端子のシフトクロックの１→０転換時点すなわちＴ
、およびＴ１時点でＳ端子の入力データに追随して変化
することが示しである。

以上の出力制御回路の動作を基にしてシフトモード時に
おけるスキャン方式を説明する。

前述したようにスキャン方式による内部状態診断手段は
障害対策の極めて有力な手段であり本実施例においても
第１図に示すようにしてスキャン方式が適用できる。す
なわち、出力制御回路５−にのＳ端子への入力データは
出力制御回路５−（ｋ＋１）から接続線４Ｏ−（ｋ＋１
）を介して供給され、Ｑ端子からの出力データは接続線
４０−ｋを介して出力制御回路５−　（ｋ−１）へ供給
されておシ、接続線７を介して供給されるモード切替え
信号が論理１１１のとき、すなわち、シフトモード時は
各出力制御回路は前述のように、Ｄ端子からＳ端子に入
力データが切り替えられその結果各出力制御回路は縦続
接続されて１つのシフトレジスタを構成し接続線８を介
して供給されるシフトクロック１７− の論理１１１から論理１０１への転換時点の度毎にデー
タがシフト出力される。この記憶回路が他の論理回路と
共に同居している場合には、他の諺１理回路のシフトパ
スを、この記憶回路の接続線６から接続線４０−１にわ
たるシフトパスに接続すれば、論理装置全体としてのス
キャン方式による内部状態調達が打身−るようになる。

この記憶回路に格納しであるデータを調嶽・しで参吉≠
Ｉ≠−ｖａ−＋したいときには、捷ずモード切替え信号
を論理１０１にして、ついで前記データの格納しである
アドレスを指示するアトｌメス信号を接続線３０を介し
て与えれば、何らクロックを使用することなく出力開缶
１回路５−１〜５−ｍに所望のデータが読み出される。

クロックを使用しないので他の論理回路の内部状態には
何らの変化も与えない。ついでモード切替え信号を論理
１０１からＷＩｍに変えてシフトモードとし、シフトク
ロックに駆動されて所望の格納さ力たデータが外部にあ
る表示装置等に取り出され、これによシ調査することが
できる。調査終了時に再びシフトクロック１８− によシ駆動して各論理回路および本記憶回路に書き戻せ
ば何ら外部に変化を与えないで記憶回路に格納されてい
るデータを調査することができる。

以上のように、本発明には、クロックを使用することな
く記憶回路に格納しであるデータを読み出しかつシフト
モードのときに出力制御回路を縦続接続することにより
外部回路の状態に何等の変化を与えることなく記憶回路
の内部状態を調査することができるので、デジタルシス
テムの障害探索の手順を簡単にすることができかつ障害
探索時間を大幅に短縮できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図に使用する出力制御回路の回路図および第３図は第２
図の出力制御回路のタイムチャートである。 図において、１−１−１〜１−ｍ−ｎ・旧・・メモリセ
ル、２・・・・・・アドレスデコーダ、３−１〜３−ｎ
。 １０１〜１１１・・・・・・ナンド回路、４−工〜４−
ｎ。 １１２〜１１４・・・・・・インバータ回路、５−１〜
５−ｍ・・・・・・出力制御回路、６〜８．１０−１〜
１゜−ｍ、２０，３０，４Ｑ−１〜４０−ｍ、５０−１
〜５０−ｎ、６０−１〜６０−ｎ、７０−１〜７０−ｎ
、８０−１〜８０−ｍ、１２１〜１３２・・・・・・接
続線。

Claims (1)

1. 【特許請求の範囲】 データを記憶する記憶手段と、 アドレス信号によシ指定された前記記憶手段の記憶位置
   にデータを書き込む書込み手段と、アドレス信号によシ
   指定された前記記憶手段の記憶位置からデータを読み出
   す読出し手段と、モード切替え信号に応答して前記記憶
   手段の動作モードを切り替えるモード切替え手段と、前
   記モード切替え手段により第一の動作モードに切り替わ
   ったときには前記読出し手段によシ読み出されたデータ
   を通過出力させ第二の動作モードに切り替わったときに
   はこの切替え直前に通過出力させていた読出しデータを
   保持し出力する出力制御手段と、 前記モード切替え手段により前記第二の動作モ