JPS5824073A - 電子判別システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電気、機械等の装置を動作させて人物の同一
性を特定するシステムに関する。この種の人物特定或い
は認識システムは、種々の応用範囲があり、特に、特定
の人物によるドアの開放或いは時間制御を行う装置、更
にはクレジット・カードによって紙幣支払いシステム等
に応用されている。

この種の従来のタイプの照合システムは、同一確認コー
ドを含む携帯部（或いは可動部）を有し、この携帯部は
、バッチ或いはクレジット・カードの形状をなし、同一
人物として確認される人物が携帯するものである（米国
特許第３．６３７．９９４号参照）。同一確認コードは
、／くツチに設けられた穴或いは磁気バンド等で記憶さ
れる。しかし、このようなバッチは多くの欠点を有する
。例えば、バッチは大型で且つ簡単に損傷する。ハツチ
に設けられた穴で同一確認コードを記憶する場合には、
他人がコードを知るのは容易という問題がある。磁気バ
ンドによりコードを記憶する場合には、キズや外部磁気
によって損傷されやすい。更に、この種のバッチのコー
ドの読取り装置は大型且つ機構が複雑であり、特に、読
取りの際の機械駆動システムを設ける必要がある。した
がって、読取り装置は製造費が高いという問題がある。

他の同一確認システムでは、従来の鍵（キー）に類似し
た電子キーを用いている。この電子キーは、読取りシス
テムによって検知される同一確認コードを記憶する手段
を有し、この記憶手段は電子回路を具えている（米国特
許第４．０３８．６３７号参照）。

仏画特許第２，３６３．８３７号では、プログラマブル
φメモリを内蔵したキーを有するシステムが開示され、
プログラマブルφメモリには、電子キー内に収納された
シフトレジスタに判別コードか記憶されている。電子キ
ー内のデータは、電子錠内のクロックによって供給され
るパルスによって読み出される。このようにして得られ
たデータは、２種のコードの同一性を決定するために電
子錠のコードと比較され、例えば、ラッチの開放或いは
他の必要な動作の制御を行う。

このシステムでは、しかしながら、電子キーの複製の危
険率が高く、判別コードを決定するレジスタの内容は、
この種の装置に慣れた技術者によれば、簡単に読み出さ
れるという問題があった。

したがって、本発明の目的は、従来の欠点を有さない電
子判別シス・テムを提供することであり、電子キー内に
設けたシフトレジスタの内容を単に読み出しても、判別
コードは認識できないという特徴がある。

本発明の他の目的は、判別コードを電子キーの記憶手段
に記憶させる動作、或いは読出動作は、記憶手段の内容
の変更を生ずるので、どのような種類の複製も極めて困
難である。

次に、本発明の好適な実施例を挙げる。

１）電子判別コードを含み、読出可能記憶手段に接続し
た予めプログラムされる記憶領域を有する可動部と、該
可動部に接続可能な固定部とを有し、該固定部は、電源
と、上記電子判別コードを上記可動部の上記読取可能記
憶手段に読込ませる少なくとも１個のパルスを出力する
電子手段と、上記可動部の読取可能記憶手段の内容を読
出して上記固定部の記憶手段に伝送する電子手段と、−
上記固定部に予めプログラムされたコードと比較する比
較手段とを有する電子判別システムにおいて、該電子判
別システムは、更に、上記固定部に設けられ、所定数の
ローディング・パルスを、上記可動部の上記読出可能記
憶手段に供給する電子手段を有し、上記続出可能記憶手
段はある数の素子に分割され且つ共に接続されしかし独
立して記憶し、所定数のパルスに続いて夫々の素子の連
続して記憶をなす可動部に設けた手段と、記憶素子の数
を越えるパルスの作用のもとで、上記読出可能記憶手段
の内容を変更する上記可動部に設けた手段とを有する電
子判別システム。

２）上記読出可能記憶手段はシリアル・パラレル・シフ
トレジスタ有し、上記予めプログラムされた記憶領域は
、スイッチ位置により上記電子判別コードを決定する複
数のスイッチを有し、上記可動部のフリップフロップの
夫々は上記コードの１ビツトに対応する複数のスイッチ
の内の１個と接続し、複数のレジスタ素子としてグルー
プ分けされ、夫々のレジスタ素子は上記コードの１又は
２以上のビットに対応する上記第１項に記載の電子判別
システム。

３）上記可動部は、マルチプレクサと接続したカウンタ
を有し、上記マルチプレクサの出力端は上記コードの１
又は２以上のビットに対応する複数のレジスタ素子に接
続し、上記マルチプレクサの出力端は、信号が上記出力
端に印加されるとレジスタに含まれるデータの１ビツト
だけ同時シフトさせるために、上記可動部のシフトレジ
スタの全フリップフロップに接続したことを特徴とする
上記第１項又は第２項に記載の電子判別システム。

４）上記マルチプレクサの出力端は、ＡＮＤゲートを介
して、上記シフトレジスタのフリップフロップのクロッ
ク入力端Ｈに接続したことを特徴とする上記第３項に記
載の電子判別システム。

５）上記マルチプレクサの出力端は、上記シフトレジス
タの第１フリツプフロツプに状態を変化させる第１駆動
入力端が直結していることを特徴とする上記第４項に記
載の電子判別システム。

６）上記固定部は、マスタースレーブ型のダブル愉フリ
ップフロップを設けたローディング回路を有し、上記マ
スタースレーブ型のダブル争フリップフロップは、クロ
ックパルスを受けてローディング・パルスを出力し、上
記マスタースレーブ型のダブル争フリップフロップの出
力端は単安定マルチ八イブレータと接続したカウンタを
有するローディング回路に接続し、上記単安定マルチバ
イブレータは上記ローディング回路を動作させて所定の
ローディングΦパルスの発生の後に動作を停Ｗすること
を特徴とする上記第１項乃至第５項の何れかに記載の電
子判別システム。

７）上記固定部は、マスタースレーブ型のダブル記マス
タースレーブ型のダブル・フリップフロップはクロック
パルスを受け、ローディング回路の単安定マルチバイブ
レータの出力端に接続し、上記可動部のシフトレジスタ
９に含まれるデータを直列に読み出すことを特徴とする
上記第６項に記載の電子判別システム。

８）上記固定部の上記電子手段は、更に、少なくとも１
個のパルス・カウンタ具えた読出停止に回路と、上記読
出手段出力端に接続し、−Ｊ二記可動部のシフトレジス
タの内容が一旦読み出されると、読出停止パルスを出力
することを特徴とする上記第１項乃至第７項の何れかに
記載の電子判別システム。

８）上記可動部の読出可能記憶手段は、それ自身で閉回
路を構成し、読出可能記憶手段の内容を読み出す手段は
、読出動作の前に、所定数のクロックパルスを出力し、
該所定数のクロックパルスは、Ｌ記読出可能記憶手段内
のビット数の倍数だけ相違し、パルス毎に上記読出可能
記憶手段の内容の配列順序の変更を行い、上記所定数の
パルスの発生後にのみ続出を行うために、上記記憶手段
の内容を上記固定部の記憶手段に転送可能にするために
設けた論理ゲートを有することを特徴とする一上記第１
項乃至第８項の何れかに記載の電子判別システム。

１０）上記可動部は、該可動部のシフトレジスタのフリ
ップフロップのクロック端Ｈに接続し、上記固定部の続
出回路から出力する連続続出パルスを受ける通常開状態
の論理ゲート有し、上記固定部は、上記所定数の読出パ
ルスが発生した後にのみ読み出されたデータを通過させ
るために、上記固定部に設けたシリアル・パラレルｅシ
フトレジスタの入力端に接続した論理ゲートを有するこ
とを特徴とする上記第９項に記載の電子判別システム。

１１）上記可動部は、該可動部のシフトレジスタのフリ
ップフロップのクロック端Ｈに接続し、上記固定部の読
出回路ら出力する連続読出パルスを受ける通常開状態の
論理ゲートと、上記所定数の連続クロックパルスを計数
する制御手段と、上記可動部のシフトレジスタの出力端
及び上記制御手段の出力端に接続し、上記所定数のクロ
ックパルスが発生した後のみに、上記可動部のレジスタ
の内容を上記固定部のシリアル・パラレル・シフトレジ
スタに印加させることを特徴とする上記第９項に記載の
電子判別システム。

１２）上記固定部は、上記読出回路から出力した上記所
定数のクロックパルスを計数するクロック変調回路を有
し、該クロック変調回路は、上記読出停止回路に接続し
、上記判別コードのビット数に等しい他の読出パルスの
発生を可能にすることを特徴とする上記第１０項又は第
１１項に記載の電子判別システム。

１３）上記クロック変調回路及び上記制御回路は、１個
又は２個以上の論理ゲートと組み合わされたカウンタを
有することを特徴とする上記第１１項又は第１２項に記
載の電子判別システム。

１４）上記可動部の上記記憶領域は、スイッチ位置で−
Ｆ記主電子判別コード決定する複数のスイツチを有し、
上記可動部のシフトレジスタの夫々のフリップフロップ
は複数のスイッチの内の１個と組み合わされ、スイッチ
のスイッチ位置は、一方の入力端でローディング・パル
スを受ける２個のＮＡＮＤゲートを介して夫々のフリッ
プフロップの論理状態を制御し、上記ＮＡＮＤゲートの
第１ゲートは出力端を介してスイッチに接続し、第２ゲ
ートは他方の入力端で上記第１ゲートの出力を受けるこ
とを特徴とする上記第１項乃至第１３項の何れかに記載
の電子判別システム。

１５）上記電子判別システムは、更に、複数のフリップ
フロップを有する連続試験可能回路を具え、上記フリッ
プフロップのゼロへのリセットは、上記複数のフリップ
フロップの数に等しい判別試験失敗の後に警報手段を駆
動するために、上記比較手段による上記固定部のコード
の比較による正の結果によるようにしたことを特徴とす
る上記第１項乃至第１４項の何れかに記載の電子判別シ
ステム。

１６）上記電子判別システムは、更に、上記可動　ｑ 部が上記固定部と接続した後、及びローディング・パル
スが発生した後に、」−配電子判別システムの全フリッ
プフロップのリセットを制御する単安定マルチバイブレ
ークに接続したタイミング手段を有することを特徴とす
る」二記第１項乃至第１５項の何れかに記載の電子判別
システム。

１７）上記電子判別システムは、更に、上記可動部が上
記固定部から外された後に、−に配電子判別システムの
全フリップフロップ及び全カウンタのゼロ噛リセットを
制御し、且つ上記固定部の電源を切る単安定マルチバイ
ブレータから成る回路に接続した第２タイミング手段を
有することを特徴とする上記第１項乃至第１６項の何れ
かに記載の電子判別システム。

以下、添付の図面を参照して本発明の詳細な説明する。

尚、以下の説明では、負論理、即ち、論理レベル「１」
をアース電位に対応させ、論理レベルｒＯＪを＋５ｖ程
度の低電圧に対応させるのが望ましい。電流値は、使用
者の安全のため０ に、例えば数ミリｅアンペアに限定される。

第１図及び第２図に示すように、本発明に係る判別シス
テムは、持ち運びできる部分（可動部、携帯部、或いは
電子キー）（第１図）と、固定部分（電子錠（電子ロッ
ク或いは）読取部（第２図）から構成される。以下、「
電子キー」及び「電子錠」の語を使用する。電子キーは
、溶剤及び極端な温度に耐えられる剛性の薄いプレート
で挟んだ小型のグラス・ファイバー−プレートとするの
が望ましい。したがって、電子キーは、従来のバッチに
比較し、強靭且つ摩耗に強い。

電子キーは、プラスチック材料に埋め込まれた導電素子
からなる複数の電気接点を有し、この電気接点は、読取
部に設けたスプリング付勢のスチール・ボール（図示せ
ず）と接触するようになっている。尚、上述の電気接点
による接続は、例えば、光・電気接続によってもよい。

第２図から分るように、電子キーは、２４個のスイッチ
１０によって駆動されるパラレル舎シリアル・シフト・
レジスタ９を有し、スイッチ１０の開状態及び閉状態に
よって判別コードが特定される。第２図に示したキーは
複数の端子を有し、この端子は、キーが電子錠と係合す
ると電子錠の対応する端子に接続する。尚、第２図には
、主要な端子のみを示す。

第１図に示すように、端子１１及び１２は、図示しない
接続線によってキーの内部で接続し、システムのアース
（Ｔ）に接続するようになっている。参照番号１３の端
子りは、スイッチ１０によって特定されるコードをシフ
トレジスタ９に印加する一連のパルスを受け、参照番号
１４の端子Ｈは、シフトレジスタ９に記憶されているデ
ータを読み出す一連のパルスを受けるように設計されて
いる。参照番号１５及び１６で示した端子Ａは、キーの
内部で図示しない接続線により接続され、電子錠に設け
た電源に接続する。参照番号１７の出力端子Ｓは、シフ
トレジスタ９のＱ出力端子に接続している。

電子キーの回路は受動回路であり、電源を有しない。電
子キーを電子錠に接続するまでは、シフトレジスタ９は
データを記憶していないので、シフトレジスタ９の内容
を読み出しても判別コードは出力されない。

第１図に示した電子錠は、ローディング回路１８を有し
、ローディング回路１８の入力端は、電子キーが電子錠
、即ちシステムのアースと接続すると、端子１２に接続
し、ローディング回路１８の出力端は、Ｌ端子にローデ
ィング・パルスを供Ｓ合する。

ローディング回路１８の出力は、接続線１８ａを介し、
ローディング変調回路１９に印加される。ローディング
変調回路１９の出力は、接続線１９ａを介し、読出回路
２０の入力端に印加され、読出回路２０は端子Ｈに一連
のクロック・パルス或いは読出パルスを出力する。ロー
ディング変調回路１９の他の出力は、この回路１９が所
定数のパルスを発生した後、ローディング・パルスの伝
送を停止させるために、接続線１９ｂを介してローディ
ング回路１８に印加される。

読出回路２０の出力は、接続線２２を介して読出停止回
路２３の入力端に加えられ、読出停止回路２３の出力は
、接続線２４を介して読出回路２０に印加される。シフ
トレジスタ９の内容が一旦読まれると（即ち２４個のパ
ルスの全部が端子Ｈに出力されると）、読出停止回路２
３の出力は、読出停止パルスとして、接続線２４を介し
て読出回路２０に印加され、端子Ｈへのクロック・パル
スの伝送を停止する。

シフトレジスタ９の出力端Ｑに接続した端子Ｓは、シフ
トレジスタ９に記憶されているデータを表す直列信号を
受ける。端子Ｓは回路２５の入力端Ｅに接続し、回路２
５は、シリアル・パラレル変換を行い、電子キーから読
み込んだデータと電子錠内に予め設定された判別コード
とを比較する。判別コードは、本実施例では、スイッチ
２６で設定される。

図示した電子錠は、更に、連続試験可能回路２７を有し
、この回路２７は、接続線２８を介して警報装置に接続
している。警報装置は、連続して４回試験（テスト）に
失敗すると作動するように３ なっている。端子Ａに接続した回路２９は、電源を＋５
ｖに安定させるものである。

第２リセット回路３０は、電子キーが取り外されると、
電子キー内の総てのフリップフロップ及びカウンタをゼ
ロにセットするための回路である。

第２ゼロ・リセット回路３１は、電子キーが取り外され
ると、総てのフリップフロップ及びカウンタの内容をゼ
ロにし、電源をオフにするための回路である。

トリガ制御回路３２は、回路２５内で行われる比較が正
になると、信号を受ける。

種々の回路の更に詳細な説明を以下に記す。

ローディング回路１８は、第１フリップフロップ３３或
いは「マスター」、及び第２フリップフロップ３４或い
は「スレーブ」から構成されるマスタースレーブ・フリ
ップフロップを有する。この２個のフリップフロップは
、通常の接続であり、第２フリツプフロツプ３４は、入
力端子Ｔでクロック回路２１からのクロック信号を受け
る。

４ フリップフロップ３４の出力端Ｑは、ＮＡＮＤゲート３
５の第１入力端に接続し、ゲルト３５は、その第２入力
端でクロック信号を受ける。

第１フリツプフロツプ３３の入力端Ｔは、電子キーが電
子錠と接続すると、タイマー３６．３７及び端子１２を
介し、端子Ｔに接続する。したがって、この状態では、
システムは「負論理」で動作する。

読出回路２０は、ローディング回路１８と同一タイマで
あり、マスタースレーブ・ダブル・フリップフロップ３
８及び３９を有する。第１フリツプフロツプ３８の入力
端Ｔは、ローディング変調回路１９からのパルスを受け
る。ＮＡＮＤゲート４１は、ローディング回路１８のＮ
ＡＮＤゲート３５と同様に、第２フリツプフロツプ３９
の出力端に接続し、連続パルスを端子Ｈに出力する。こ
のパルスを、以下の説明では、クロック・パルス或いは
読出パルスと称す。

ＮＡＮＤゲート４１の出力端は、接続線２２を介して、
カウンタ４２を有する読出停止回路２３に接続し、カウ
ンタ４２の出力端Ｑ＾、Ｑ８、ＱＣ及び〜は、ＮＡＮＤ
ゲート４２ａの入力端に接続している。ゲーｌ−４２ａ
の出力端は、単安定フリップフロップ４３の入力端Ａに
接続している。

端子Ｈに到達したＮＡＮＤゲー）４１からの出力パルス
（クロック・パルス）は、接続線２２を介してカウンタ
４２の入力端Ｈに伝達され、パルス数が２４に達するま
で計数される。この２４という数は、シフトレジスタ９
のビット数、即ちスイッチ１０の数に相当する。カウン
タ４２が２４個のパルスを計数すると、単安定マルチバ
イブレータ４３は、その出力端Ｑ及び接続線２４を介し
、出力信号を読出回路２０のフリツプフ、ロッゾ３８の
駆動入力端Ｒに印加し、フリップフロップ３８をゼロに
リセットするので、読出回路２０からのクロック・パル
スの発生は停止する。

このように、シフトレジスタ９に記憶されている総ての
ビットが読み出される。

端子Ｓに到達した直列信号、即ちシフトレジスタ９の内
容を表わした直列信号は、変換／比較回路２５の一部を
構成するシリアルφパラレル・シフト・レジスタ４５ａ
、４５ｂ及び４５ｃから成るシリアル・パラレル変換器
の入力端Ｅに印加される。シフト・レジスタ４５ａ、４
５ｂ及び４５Ｃで行われるシリアル・パラレル変換を、
シフトレジスタ９の読出しと同期させるために、クロッ
クφパルス（或いは、読出パルス）が、接続線４６ａ、
４６ｂ、４６ｃを介して３個（７）ｌ／レジスタ５ａ、
４５ｂ、４５ｃの入力端Ｈに印加される。

電子錠内で予め設定されている比較コード（スイッチ２
６で設定される）は、６個の比較器４７ａ、４７ｂ、４
７ｃ、４７ｄ、４７ｅ１４７ｆから構成される比較回路
において、上述のシリアルφパラレル変換結果と比較さ
れる。６個の比較器４７ａ〜４７ｆは、直列接続され、
更に３個のシフトレジスタ４５ａ、４５ｂ、４５ｃの並
タ１１出力端及びグループ分けされたスイッチ２６に接
続している。

最後の比較器４７ｆから出力は、比較動作の結７ 果が「負」か「正」かによって、論理値「０」か「１」
となる。比較結果は、接続線５１を介してフリップフロ
ップ５２の入力端りに印加される。

フリップフロップ５２は、更に、読出停止回路２３の出
力信号を１、接続線５３を介して、その入力端Ｔで受け
る。比較結果が「正」であれば、フリップフロップ５２
の出力端Ｑからの信号は、接続線５４及び増幅器５５を
介し、リレー５６に送られ、ラッチ制御回路３２のスイ
ッチ５７を閉じる。

フリップフロップ５２の出力端Ｑからの信号は、同時に
、接続線５８を介し、ＮＡＮＤゲ、−ト５９に印加され
る。ＮＡＮＤゲート５９の出力端は、インバータ５９ａ
を介し、連続試験可能回路２７の３個のフリップフロッ
プ６０．６１．６２の夫々のゼロ会すセッＩ・入力端Ｒ
に接続している。ノリツブフロップ６０．６１．６２は
、縦続接続し、警親（アラーム）制御線２８に接続して
いる。第１フリツプフロツプ６０の入力端Ｔは、接続線
６３を介し、読出停止回路２３からの出力８ 信号を受ける。

比較結果が「負」であれば、論理「０」の信号か単安定
マルチバイブレーク５２の入力端に印加されるので、リ
レー５６は作動せず、スイッチ５７は開いたままである
。しかし、ローディング命令が、フリップフロップ６０
の入力端に加わってフリップフロップ６０の出力が変化
する。

フリップフロップ６０．６１．６２を縦続接続したこと
により、連続試験可能回路２７は、４回の連続した判別
失敗まで、アラーム制御線２８にアラーム信号を出力し
ない。電源安定化回路２９は、電源端子６４に接続し、
図示していない電源から、例えば＋５ｖを出力する。電
子キーの対応する端子に接続する２個の端子・１５及び
１６は、コンデンサ６５及びダイオード６６を介して接
続している。

電子キーを電子錠に接続すると、端子１５及び１６間に
電流が流れる。スイッチ６７が、リレー６８の動作によ
り閉じるので、電子キーには実質的に電流が流れない。

したがって、電子キーが振動したとしても、電子錠に供
給される電圧は影響を受けない。

電子錠は、更に、第１ゼロリセット回路３０内に、単安
定マルチバイブレータ７０を有する。単安定マルチバイ
ブレータ７０は、接続線７１を介し、入力端にで、タイ
マー３６からの信号を受ける。単安定マルチバイブレー
タ７０は、接続線７１から印加される信号の立下り（即
ち、電子キーが挿入された場合）に応答する。単安定マ
ルチバイブレーク７０の出力端Ｑは、接続線７２を介し
、ＮＡＮＤゲート７３の入力端の内の１個に接続してい
る。ＮＡＮＤゲート７３の出力信号は、インバータ７４
、接続線７６’ａ、７６ｂ、７６ｃを介し、シリアル・
パラレル変換回路２５のレジスタ４５ａ、４５ｂ、４５
ｃ（７）夫々ノ入力端Ｒに印加され、レジスタ４５ａ、
４５ｂ、４５ｃをリセットする。単安定マルチバイブレ
ータ７０の出力端互は、更に、接続線７８を介し、Ｎ’
ＡＮＤゲート７９の２個の入力端の一方に接続している
。ＮＡＮＤゲート７９の他の入力端には、読出停止回路
２３の出力信号が印加される。ＮＡＮＤゲート７９の出
力は、接続線７９ａを介してカウンタ４２をリセットす
る。

読出を完了し、電子キーを抜くとゼロにリセットされる
回路３１は、単安定マルチバイブレータ８０．８１を有
する。単安定マルチバイブレータ８０．８１は縦続接続
し、単安定マルチ八イブレータ８ｏの出力端Ｑは８１の
入力端Ａに接続している。第１の単安定マルチバイブレ
ータ８０は、入力端Ｂで、接続！１８２を介し、タイマ
ー３７から出力信号を受け、電子キーが取り外されと発
生する信号の立上りに応答する。第２の単安定マルチバ
イブレータ８１からの出力（パルス幅が非常に狭い）は
、接続線８３を介し、ＮＡＮＤゲート７３の第２入力端
に印加され、ゲー］・７３は、上述したように、シリア
ル・パラレル変換回路２５をゼロにリセットする。第２
の単安定マルチ八イブレータ８１の出力端Ｑからの信号
は、更に、接続線８４を介し、ＮＡＮＤゲー）・５９の
入力端に印加され、電子キーが取り外されると、連続試
験可能回路２７のフリップフロップ６０，６１．６２′
をゼロにリセットする。

電子キーが外されると、タイマー３７の出力は、接続線
８２及びインへ−夕８５を介し、フリップフロップ８６
の入力端Ｔに印加され、フリップフロップ８６は、その
出力端Ｑに接続した増幅器８７を介して電源回路２９の
リレー６８をトリガする。したがって、電源電圧供給が
停止にする。

電子キーが外されると、′フリップフロップ８６は、接
続線８４ａを介して入力端Ｒに印加される信号により、
リセットされる。

ＮＡＮＤゲート８８は、接続線７４を介してＮＡＮＤゲ
ート７′３の出力を受けると共に、接続線８９を介して
インバータ８５の出力を受ける。ＮＡＮＤゲート８８の
出力信号は、タイマー３７の時間遅延が終了した後に電
子キーを外すと、接続線９０及びインバータｃ！１を介
してフリップフロップ５２の入力端百に印加されて、フ
リップフロップ５２をゼロにリセットする。

第３図は、シフトレジスタ９の詳細な構成、及びプログ
ラム可能の記憶手段として動作するスイッチ１０を示す
図である。第３図では、スイッチＩ　Ｃ１ａは閉じた状
態であるが、これは、上述した「負論理」では論理値「
１」に相当し、閉状態にあるスイッチ１０ｂは、「０」
に相当する。他のスイッチは、第３図では示されていな
い。シフトレジスタ９の最初の２ビットに対応する２個
のフリップフロップ９２ａ、９２ｂは、その入力端Ｈで
、第２図にも示した接続ｖＡ１１７を介して電子錠の読
出回路２０からのクロック・パルス（読出パルス）を受
ける。フリツプフｄツブ９２ａ、９２ｂ等は縦続接続し
ている。即ち、上段のフリップフロップの夫々の出力端
Ｑ、Ｑは、次段のフリップフロップの夫々の入力端Ｓ、
Ｈに接続してシフトレジスタを構成する。

ＮＡＮＤゲー１−９５　ａの出力端はフリップフロップ
９２ａの入力端Ｐに接続してフリップフロップ９２ａを
「１」状態にし、ＮＡＮＤゲート９６ａの出力端はフリ
ップフロップ９２ａの入力端Ｒに接続してフリップフロ
ップ９２ａを「０」状態にする。

ＮＡＮＤゲート９５ａの第１入力端は、接続線９７ａを
介してスイッチ１０ａに接続している。

ＮＡＮＤゲート９５ａの第２入力端は、接続線９８ａを
介してインバータ９９の出力端に接続し、インバータ９
９は、第２図にも示した接続線１１２ａを介してローデ
ィング・パルスを受ける。

インバータ９９の出力端は、更に、接続線１００ａを介
してＮＡＮＤゲート９６ａの一方の入力端に接続し、Ｎ
ＡＮＤゲート９６ａの他の入力端は、接続線１０１ａを
介してＮＡＮＤゲート９５ａからの出力を受ける。

第３図において、添字ｒｂＪを付けたＮＡＮＤゲート等
は、上述の説明と同様に、フリップフロップ９２ｂ及び
スイッチ１０ｂと接続している。

第３図には示していないが、シフトレジスタ９の他のフ
リップフロップ及びスイッチにも同様の素子が接続して
いる。シフトレジスタ９の素子９ａ〜９ｆは同様の構成
であり、第２図に示すように接続される。

スイッチ１０ａが第３図に示す状態の場合、信号「１」
がＮＡＮＤゲート９５ａの入力端９７ａに印加される。

インバータ９９が存在するので、負のローディング・パ
ルスは、ＮＡＮＤゲート９５ａの入力端９８ａに信号ｒ
ｌＪを与えることになり、ＮＡＮＤゲート９５ａの出力
は「０」となる。この信号「０」は、シフトレジスタ９
６ａの入力端１０１ａに印加される。シフトレジスタ９
６ａは、他の入力端で信号「１」を受けるので、フリッ
プフロップ９２ａのリセット入力端Ｈには、信号ｒｌＪ
が現れる。第３図のスイッチ１０ｂは、スイッチ１０ａ
と異なり、閉じているので、フリップフロップ９２の論
理状態は、上述のフリップフロップ９２ａの場合と逆に
なる。ローディング・パルスが、接続線１１２ａに到達
すると、最初の４個のスイッチのスイッチ位置で特定さ
れる４ビツトの判別コードが、フリップフロップ９２ａ
〜９２ｄに記憶され、フリップフロップ９２ａ〜９２ｄ
の内容は、入力端Ｈに印加される５ クロック・パルスによって、直列的に読み出される。ロ
ーディング・パルスがなければ、フリップフロップ全部
は「ゼロ」状態である。

第１フリツプフロツプ９２ａの駆動入力端Ｓ及びＲは、
インバータ１０２．スイッチ１０３を介し、第２図にも
示した接続線１１３に接続してい、る。

□　第１図において、ローディング変調回路１９はカウ
ンタ１０４を有する。カウンタ１０４は、その入力端Ｈ
で、ローディング回路１８からのローディング・パルス
を受け、出力端ＱＡ　、　Ｑ８、ＱＱ’　ＱＤは、複数
のスイッチ１０５を介し、ＮＡＮＤゲート１０６の４個
の入力端に接続している。ＮＡＮＤゲートｌＯ６の出力
端は、単安定マルチバイブレータ１０７の入力端Ａに接
続している。単安定マルチバイブレータ１０７の出力端
Ｑは、接続線１９ａを介し、読出回路２０の入力端に接
続している。マルチバイブレータ１０７の出力端４は、
接続線１９ｂを介し、ローディング回路１８のフリップ
フロップ３３のリセット入力端６ に接続している。カウンタ１０４は、スイッチ１０８を
介して、スイッチ１０７の出力端Ｑの出力（１により、
ゼロにリセットされる。

第２図において、電子キーが電子錠に接続すると、ロー
ディング回路１８から端子り及びスイッチ１０９を介し
、カウンタ１１０の入力端Ｈにローディング番パルスが
印加される。カウンタ１１０の出力端ＱＡ、Ｑ、、Ｑｏ
は、マルチプレクサ１１１の入力端Ａ、Ｂ、Ｃに夫々接
続している。

シフトレジスタ９は、６個の素子９ａ、９ｂ。

９ｃ、９ｄ、９ｅ、９ｆに分割できる。夫々の素子は第
２図に示され、更に第３図に示したように、フリップフ
ロップ及びＮＡＮＤゲートを有し、このフリップフロッ
プは、複数のスイッチを含むスイッチ郡１０の内の１個
のスイッチと共に動作する。本実施例では、シフトレジ
スタ９を構成する素子９ａ〜９ｆの夫々は、４個のスイ
ッチと関連して動作する。

素子素子９ａ〜９ｆの夫々のローディング入力端りは、
夫々、接続線１１２ａ−１１２ｆを介し、マルチプレク
サ１１１の出力端１〜６に接続している。

換言すれば、マルチプレクサ１１１の出力端の１個から
の出力信号は、シフトレジスタ９を構成する素子の１個
を動作させる。つまり、スイッチ１０のスイッチ位置に
よって設定される４個の判別コード−ビットを、シフト
レジスタ９を構成する素子の１個に記憶させる。

マルチプレクサ１１１の出力端７は、接続線１１３を介
し、シフトレジスタ９の第１素子９ａの駆動入力端Ｅに
接続しく第３図も参照）、更に、接続線１１４を介し、
ＡＮＤゲート１１５の一方の入力端に接続している。Ａ
ＮＤゲートｌ１５の他方の入力端は、接続線ｌ１６を介
し、端子Ｈに接続している。尚、端子Ｈには、読出回路
２０からのクロック・パルス（読出パルス）が印加され
る。ＡＮＤゲート１１５の出力端は、接続線１１７を介
し、シフトレジスタ９を構成する素子９ａ〜９ｆのクロ
ック端Ｈに接続し、このクロック端Ｈは、第３図に示す
ように全フリップフロップ９２の入力端Ｈに接続してい
る。

シフトレジスタ９の最終段の素子９ｆの出力端Ｑは、接
続線１１８を介し、出力端子Ｓに接続している。

カウンタ１１０は、電子キーを外すと、インバータ１１
９によりリセットされる。インバータ１１９は、抵抗器
１２０を介して電源に接続し且つコンデンサ１２１を介
してアースに接続し、シュミツＩ・・トリガ回路を構成
している。

次に、第１図〜第３図の回路或いはシステムの動作を説
明する。電子キーを電子錠に挿入すると、端子１５及び
１６が短絡して全システムに電源が入り、電子錠内のク
ロック回路２１は、連続してパルスを発生する。タイマ
ー３６によって設定された所定時間経過後、タイマー３
６からのパルスの立下りによって、単安定マルチバイブ
レータ７０からパルスが出力し、このパルスは電子錠内
の種々の素子をゼロにセットする。第２のタイマー３７
は、所定時間経過後、タイマー３６から９ の立下りパルスをローディング回路１８に印加し、負の
ローディング・パルスの伝達を開始させる。これらのロ
ーディング・パルスは、電子キーのカウンタ１１０の入
力端に到達し、カウンタ１１０は、マルチプレクサ１１
１の出力端に負のパルスを出力する。マルチプレクサ１
１１からのパルスはシフトレジスタ９の素子９ａ〜９ｆ
に印加され、素子９ａ〜９ｆは、夫々、４個のスイッチ
のスイッチ位置に対応するデータを受ける。尚、第２図
では、説明を簡単にするため、スイッチ群１０を構成す
るスイッチは総て開状態であることに留意されたい。勿
論、実際には、スイッチ１０の内のいくつかのスイッチ
は、設定される判別コードによって閉状態である。

ローディング回路１８から出力したローディング・パル
スは、ローディング変調回路１９のカウンタ１０４の入
力端に印加される。したがって、スイッチ１０５の予め
設定されたスイッチ位置によって、所定の数のローディ
ング・パルスを出力することが可能である。このように
、スイッチ１０ ０５のスイッチ位置によって設定された数に達するとＮ
ＡＮＤゲート１０６は信号を出力し、単安定マルチ八イ
ブレータ１０７は、接続線１９ｂを介してローディング
回路１８の動作停止を行う。

例えば、ローディング回路１８から出力するローディン
グ・パルスの数が６個になるように、スイッチ１０５を
設定する実施例では、６個のローディング・パルスによ
って、４個毎にグループ分けされた２４個のスイッチｌ
Ｏで特定されるコードの総てを効果的に記憶することが
できる。

電子キーの判別コードを読んで、電子キーを詐欺的に複
写しようとすると、６以上の数のローディング番パルス
が発生してシフトレジスタ９の内容を変える。このよう
に、若し、７番目のパルスがマルチプレクサ１１１の出
力端７に到達すると、接続線１１３を介してシフトレジ
スタ９の内容を１ビツトだけシフトする。今、負論理と
仮定しているので、７個のパルスでは、ＡＮＤゲート１
１５は、マルチプレクサ１１１の出力端７に到達した信
号「０」によってブロックされる。したがって、端子Ｈ
からの信号は、ＡＮＤゲー）１１５を通過しないので、
ゲート１１５は、シフトレジスタ９の内容が読まれるの
を阻止する。

８番目のパルスが発生すると、信号「０」がマルチプレ
クサ１１１の端子ｌに到達する。この場合、７番目のパ
ルスによって生じたシフトにより、シフトレジスタ９の
内容は、スイッチｌＯによって最初に設定された判別コ
ードとは異なる。

他の実施例では、ローディング変調回路１９のスイッチ
１０５のスイッチ位置を異ならせることにより、ローデ
ィング会パルスの数を最初に決定した数に設定すること
も可能である。ローディング・パルスの数が知られてい
れば、マルチプレクサｌｉｔの出力端７に周期的に現れ
るパルスによって、シフトレジスタ９の内容を変更する
ことは容易である。若し、変更されたコードが知られて
いれば、スイッチ２６によって電子錠内に設定されるコ
ードを考慮することができる。

何れの場合でも、シフトレジスタ９の構成素子を分割し
、接続線１１３によりマルチプレクサ１１１の出力端７
に接続することにより、ローディング回路１８からのロ
ーディング・パルス数に従って設定コードを変更するこ
とができる。したがって、電子キーを詐欺的に複写する
ことは極めて困難である。

所定数のローディング拳パルスが出力し、シフトレジス
タ９が最初に設定したコード或いは所定の手段により変
更したコードを記憶した後は、ローディング変調回路１
９からの出力信号、即ち単安定マルチバイブレータ１０
７の出力端Ｑ及び互からの出力信号は、読出回路２０か
らのローディング・パルスの発生停止及びクロック・パ
ルス（読出パルス）の発生開始を行う。端子Ｈに現れた
パルスは、ＡＮＤゲート１１５を介し、電子キーのシフ
トレジスタ９の素子９ａ〜９ｆに印加され、素子９ａ〜
９ｆの内容はシリアルに読み出される。読み出されたパ
ルスは、２４個、即ちシ３ フトレジスタ９に記憶されているビット数に等しくなる
ように、読出停止回路２３によって計数される。

端子Ｓに到来し、シリアル・パラレル拳シフトレジスタ
４５ａ〜４５ｃに印加された直列信号は、比較器４７ａ
〜４７ｆにおいて、スイッチ２６によって予めプログラ
ムされたコードと比較される。

説明を簡単にするため、第１図では、スイッチ２６は開
状態で示されている。勿論、実際には、スイッチ２６の
いくつかは、閉状態となる。

比較結果が正であれば、立上り部分を有する出力信号が
比較器４７ｆ現れる。負のパルスが単安定マルチバイブ
レータ５２によって出力され、単安定マルチバイブレー
タ５２は、ラッチ制御回路３２に立下りパルスを印加す
る。

第４図及び第５図に示した本発明の実施例の主要部は、
今迄の図面に示した実施例の主要部と同じであり、同一
個所には同一参照番号を付しである。しかし１本実施例
では、固定部或いは電子錠４ はクロック変調回路１２２を有し、第５図に示した可動
部或いは電子キーのシフトレジスタは、それ自身で閉回
路或いは閉ループを構成している。

即ち、最後の素子９ｆの出力端Ｑは、接続線１２３を介
して最初の素子９ａの駆動入力端Ｅに接続している。ク
ロック変調回路１２２は、３個のカウンタ１２４．１２
５．１２６を有する。カウンタ１２４は、読出回路２０
から出力したクロック・パルス或いは続出パルスを、そ
の入力端Ｈで受ける。予めプログラムされる４個のスイ
ッチ１２４ａは、そのスイッチ位置により、特定数を設
定し、カウンタ１２４の出力端ＱＡ、ＱＢ、Ｑｃ、ＱＴ
）に接続している。第２カウンタ１２５は、その入力端
Ｈで、第１のカウンタ１２４の出力端ＱＤからの出力を
受ける。カウンタ１２５は、又、スイッチ１２５ａに接
続し、スイッチ１２５ａはカウンタ１２５の出力端ＱＡ
、Ｑ８、Ｑｏ、ＱＤに接続しパルス数を決める。ＡＮＤ
ゲート１２７の入力端には、８個のスイッチ１２４ａ及
び１２５ａからの接続線が接続している。ＡＮＤゲート
１２７の出力端は、接続線１２８を介して第３カウンタ
１２６の入力端に接続している。カウンタ１２Ｂは、又
、カウンタ１２４及び１２５の場合と同様に、４個のス
イッチ１２６ａに接続している。４個のスイッチ１２６
ａはＮＡＮＤゲート１２９の入力端に接続している。

上述の如き接続により、スイッチ１２４ａ、１２５ａ、
１２６ａのスイッチ位置によって数が決るクロックパル
ス或いは読出パルスの発生後、ゲート１２９は信号を出
力する。最初の２個のカウンタ１２４及び１２５によっ
て決定される数は、ｌサイクル内の読出パルス数に相当
する。カウンタ１２６によって特定される数は、サイク
ル数に相当する。クロック変調回路１２２によって決ま
る全数は、上記の２種の積である。勿論、この計数動作
のためには、他の手段を用いてもよい。ＡＮＤゲート１
２７の出力端は、接続線１３０を介して、単安定マルチ
バイブレータ１３１の入力端Ａにも接続していることに
留意すべきである。単安定マルチバイブレーク１３１の
入力端向７ は、接続線１３２を介してＮＡＮＤゲート１３３の一方
の入力端に接続しているので、信号がＡＮＤゲート１２
７から出力すると、入力端Ｒを介してカウンタ１２４及
び１２５をゼロにリセットする。このように、最初の２
個のカウンタ１２４及び１２５、第３のカウンタ１２６
によって計数される各サイクルの後にゼロにリセットさ
れる。

このように決定された数の読出パルスが読出回路２０か
ら出力すると、インバータ１３４を介して印加されるＮ
ＡＮＤゲート１２９の出力信号は、接続線１３５を介し
てＡＮＤゲート１３６の最初の入力端に現れる。ＡＮＤ
ゲート１３６の第２入力端は入力端子Ｅに接続し、端子
Ｅは電子キーのシフトレジスタ９からの出力信号を受け
る。このようにして、シフトレジスタ９の内容は、クロ
ック変調回路１２２で決定された数の読出パルスが出力
するまで、シリアル・パラレル変換回路２５に印加され
ない。

ＮＡＮＤゲート１２９の出力端は、ＮＡＮＤゲート１３
７の一方の入力端にも接続し、ＮＡＮ８ Ｄゲート１３７は、接続線１３８を介して他の入力端で
、読出回路２０からのクロックパルスを受ける。

換言すれば、３個のカウンタ１２４．１２５．１２８で
設定される数のクロック・パルスで実行される所定数の
記憶内容の配列順序変更後に、ＮＡＮＤゲート１３７を
介して読出回路２０がら出力される新たな続出パルスは
、接続線１３９を介して読出停止回路２３の入力端に送
られる。これらのパルスは、前に説明した実施例の場合
と同様に計数される。本実施例で使用した手段は、本実
施例では、カウンタ４２がインバータ１４１を介して接
続されている点が、前に説明した実施例と少し異なる。

ＮＡＮＤゲート４ｆ　ａの２個の入力端は、夫々、接続
線１４２を介してカウンタ４２の出力端Ｑ　及び接続線
１４３を介してフリップフロップ１４０の出力端Ｑに接
続している。ＮＡＮＤゲート４２ａの出力端は、単安定
マルチバイブレータ４３の入力端Ａに接続し、単安定マ
ルチバイブレータ４３は、前と同様に、接続線２４を介
して読出回路２０からの出力を発生させる。

本実施例では、いくつかの素子が僅かだけ変更されてい
る。例えば、第１図の実施例で、イン／ヘータ７４と接
続したＮＡＮＤゲート７３は、１個のＡＮＤゲー）７３
ａで置換されている。更に、第４図のＡＮＤゲート５９
ｂ及び８８ａは。

第１図のインバータ５９ａ及び９１の代りに設けたもの
である。尚、回路動作は同じである。

次に、第４図及び第５図に示した判別システムの動作を
説明する。電子キーのシフトレジスタ９に接続したスイ
ッチ１０のスイッチ位置で決まる電子判別コードは、前
の実施例と同様に、ローディング回路１８から出力する
予め設定された数のローディングパルスで記憶される。

ローディングパルス数はローディング変調回路１９によ
って決定され、ローディングパルスはマルチプレクサ１
１１を介してシフトレジスタ９の構成素子９ａ〜９ｆに
印加される。しかし、第５図の回路では、マルチプレク
サｉｌｌの出力端７とシフトレジスタ９の入力端Ｅは接
続されていないことに留意すベきである。このように、
本実施例では、シフトレジスタ９に含まれる判別コード
は、マルチプレクサ１１１の出力端７に信号が印加され
ると、ＡＮＤゲート１１５を介してのみ変更される。Ａ
ＮＤゲート１１５の出力端は、接＃Ｓ線１１７を介し、
それ自身で閉ループを構成するシフトレジスタ９のクロ
ック入力端Ｈに接続している。シフトレジスタ９の１ビ
ツトφシフトはシフ］・レジスタ９の内容の配列順序変
更を１回生じさせる。

前の実施例と同様に、本実施例では、シフトレジスタ９
に記憶されているコードは、ローディングパルス数に応
じて変更される。

正確な数のローディングパルスが出力した後に読出回路
２０が動作し、３個のカウンタ１２４．１２５．１２６
によって決定される数のクロック・パルスが端子Ｈに送
られる。これらのパルスの夫々は、ＡＮＤゲートｌ１５
を介してシフトレジスタ９の内容の配列順序変更を行う
。配列順序変更中には、端子Ｓに到来した信号は、ＡＮ
Ｄゲート１３６が存在するためにシリアル・パラレル変
１ 挽回路２５に印加されない。即ち、ＡＮＤゲート１３６
は、ＮＡＮＤゲート１２９の出力端に信号が印加されな
い限り入力信号の通過を阻止する。

配列順序変更が完了すると、ＡＮＤゲート１３６はＮＡ
ＮＤゲート１２９からの信号を受けるので、シフトレジ
スタ９の内容が読み出される。

比較は、電子錠のスイッチスイッチの所定のスイッチ位
置に関して実行される。電子錠のみが、クロック変調回
路１２２によって実行された配列順序変更後のコードを
記憶している。

第４図の実施例では、ローディング変調回路１９のカウ
ンタ１０４は、単安定マルチ八イブレータ７０の出力端
Ｑに接続した接続線１４４を介して印加される信号によ
り、直接ゼロにリセットされる。同様に、単安定マルチ
バイブレータ７０の出力端Ｑからの信号は、接続線１４
４を介してカウンタ１２６及び４２をリセットし、更に
、インバータ１４６介してフリップフロップ１４０をゼ
ロにリセットする。このリセットは、回路動作開始時に
実行される。

２ 電子キー自体にクロック・パルス数をチェック（検査）
する手段を設けると好都合である。第６図及び第７図の
実施例は、１６ビツト・コードの場合のチェック手段を
示している。

第６図及び第７図では、第５図以前の図に関連して説明
した素子が設けてあり、同一素子には同一番号を付しで
ある。

第６図では、ローディング変調回路１９は第１図と同様
に接続されている。第４図に示したイン／ヘータ１３４
と接続するＮＡＮＤゲート１３７は、同一の動作を行う
ＮＡＮＤゲート１３７ａによって置換されている。

第７図に示した電子キーの実施例では、シフトレジスタ
９を構成する１６個のフリップフロップが示されている
。これらのフリップフロップの夫々はスイッチ１０の内
の１個に接続している。本実施例では、マルチプレクサ
１１１は８個の出力端を有し、夫々の出力端は接続線１
１２を介し、シフトレジスタ９に対を構成するフリップ
フロップの入力端りに接続している。マルチプレクサ１
１１の出力端９は、接続線１１４及びＡＮＤゲート１１
５を介して、シフトレジスタ９のフリップフロップの入
力端Ｈに接続している。ＡＮＤゲート１１５は、更に、
接続線１１６を介し、端子Ｈからのクロック或いは読出
パルスを受ける。

マルチプレクサ１１１の出力端９は、更に、接続線１１
３を介し、ＡＮＤゲート１４６の一方の入力端に接続し
、ＡＮＤゲー１−１４６の他の入力端は、接続線１４７
を介し、シフトレジスタ９の出力端Ｑに接続している。

ＡＮＤゲート１４６の出力端は、接続線１４８を介し、
シフトレジスタ９の第１フリツプフロツプの駆動入力端
に接続している。

電子キーは、更に、クロック・パルス数をチェックする
回路を有し、この回路は電子錠に設けたクロック変調回
路１２２に類似している。制御回路１４９は、３個のカ
ウンタ１５０．１５１．１５２を有し、最初の２個のカ
ウンタ１５０及び１５１は、夫々プログラム用のスイッ
チ１５０ａ及び１５１ａを介し、ＮＡＮＤゲート１５３
に信号を出力する。ＮＡＮＤゲート１５３の出力端は、
接続線１５４を介し、第３のカウンタ１５２の入力端に
接続している。カウンタ１５２は、ＡＮＤゲート１５５
の４個の入力端に接続したプログラム用の４個のスイッ
チ１５２ａに接続している。

ＡＮＤゲー１＝　１５５の出力端は、接続線１５６を介
し、１５７の一方の入力端に接続し、１５７の他の入力
端は、接続！Ｉｌ　５８を介してシフトレジスタ９の出
力端Ｑに接続している。ＡＮＤゲート１５７の出力端は
端子Ｓに接続している。

次に、第６図及び第７図に示した実施例の動作について
説明する。電子キーを電子錠に接続すると１例えば、第
１図及び第２図の実施例の場合と同様に、判別コードの
転送が行われる。ローディング回路１Ｂが少なくとも１
個のローディングパルスを出力して、スイッチ１０によ
って特足されるデータをシフトレジスタ９の全フリップ
フロップに伝送することは利点がある。所定数のローデ
ィングパルスが出力すると、ＡＮＤゲー）１１５は開状
態のままになり、したがって、端子Ｈから５ のクロック或いは読出しパルスがＡＮＤゲート１１５を
通過し、シフトレジスタ９のフリップフロップの入力端
Ｈに印加されることによって、シフトレジスタ９に含ま
れるデータをシフトする。

一方、後続ノロ−ディングパルスからの出力によって、
第７図のマルチプレクサ１１１の出力端９に信号が出力
すると、接続線１４７を介して閉ループ或いは閉回路を
構成するシフトレジスタ９に含まれるデータの配列順序
変更が行われる。

前の実施例の同様に、電子錠のローディング変調回路１
９を適当に、プログラミング（或いは設定）することに
よって、上述の説明の場合よりも数の多いローディング
パルスを出力するように変形することも可能である。尚
、ローディング変調回路１９のみをこ配列順序変更後の
コードが記憶されている。

所定数のローディングパルスが出力すると、数がクロッ
ク変調回路１２２によって決定されるクロック・パルス
が端子Ｈに現われる。電子キーの制御回路１４９は、接
続線１４９ａを介して出力６ されたクロック・パルスを受けて計数する。この場合、
３個のスイッチ１５０ａ、１５１ａ、１５２ａによる制
御回路１４９のプログラミング（或いは設定）は、３個
のスイッチ１２４ａ、１２５ａ、１２６ａによるクロッ
ク変調回路１２２のプログラミングと同様である。

制御回路１４９の２個のカウンタ１．５０．１５１は、
クロック変調回路１２２の２個のカウンタ１２４．１２
５と同様に動作し、■サイクル中のクロック・パルス数
を計数する。制御回路１４９の第３のカウンタ１５２は
、クロック変調回路１２２の第３のカウンタ１２６と同
様に動作し、サイクル数を計数する。マルチプレクサ１
１１の出力端９に信号が発生していないために開状態に
なっているＡＮＤゲー１−１１５からのクロック会ハル
スは、夫々、シフトレジスタ９の内容の１ビツトだけシ
フトし、接続線１４７を介して、閉ループを構°成して
いるために、シフトレジスタ９の内容の配列順序変更が
行われる。ＡＮＤゲート１５５の出力端から信号が発生
しない限り、ＡＮＤゲー１−１５７は閉状態であり、し
たがって、シフトレジスタ９に含まれるデータは端子Ｓ
を介してシリアルφパラレル変換回路２５には印加ネれ
ない。

所定数のクロック・パルスがクロック変調回路１２２か
ら出力して制御回路１４９でチェックＳれると、他のク
ロック・パルス（或いは続出パルス）が端子Ｈに現われ
る。この場合、ＡＮＤゲート１５５からは信号が出力し
続けるので、ＡＮＤゲート１５７は開いている。したが
って、シフトレジスタ９の内容は、端子Ｓを介し、比較
回路２５に印加される。電子キーを電子錠から外すと、
接続線１４９ｂを介して−１−述のカウンタに接続した
インへ−夕１１９によって、３個のカウンタ１５０．１
５１．１５２はゼロにリセットされる。

シフトレジスタ９の内容変更を適切に行うためには、ク
ロック拳パルス数をクロック変調回路１２２で計数し且
つ制御回路１４９でチェックして、その数がシフトレジ
スタ９のビット数の倍数でないようにすることが必要で
ある。そうでなければ、配列順序変更を行ってもシフト
レジスタ９の内容は変化しない。

第１の変形例として、回路２２内の最初の２個のカウン
タ１２４及び１２５によってパルス数が決定され、制御
回路１４９の最初の２個のカウンタ１５０及び１５１で
チェックさ７れるパルス数が、９のビット数を超えるよ
うにする。したがって、配列順序変更後に端子Ｈに現れ
る読出パルスは、シフトレジスタ９の内容全体を効果的
に変更することができる。この場合、ＡＮＤゲート１５
７は、ＡＮＤゲート１５５に信号が印加されていないの
で、入力信号を阻止しない。

他の変形例として、スイッチ１５２ａで決定されるサイ
クル数は計数された後、第３のカウンタ１５２をゼロに
し、３個のカウンタ１５０，１５１．１５２で決定され
る数に等しい数のクロック−パルスが端子Ｈに現れる毎
に、シフトレジスタ９の１ビツトをＡＮＤゲート１５７
から出力するようにすることもできる。この変形例では
、シフ９ トレジスタ９のビットと同数の配列順序変更をクロック
変調回路１２２によって行うためには、シフトレジスタ
９の全内容を読み出す必要がある。

以上の説明から分るように、本発明によれば、シフトレ
ジスタ９の内容を複雑に変更することが可能であり、し
たがって電子キーの複製は極めて困難である。

上述の説明で、ヒユーズを断線することによってコード
を変更することの可能性について述べた。ＥＥＰＲＯＭ
　　技術、即ち、何回も繰り返してプログラミングでき
るメモリを用いてコード変更ができるようにするも可能
である。この場合、コードの第１部分、例えば２４ビツ
トを固定して且つ本発明のシステムで安全を確実にし、
一方、コードの第２部分、例えば４８ビツトを変更可能
にし、第２部分は、例えば資金管理を行うために変更す
るようにして本発明の応用範囲を広げることが可能であ
る。

【図面の簡単な説明】

０ 第１図は本発明の固定部（読取部又は電子錠）の主要部
を示す回路図、第２図は本発明の可動部（携帯部又は電
子キー）を説明するための回路図、第２図は第１図に示
したシフトレジスタの部分を詳細に示した回路図、第４
図は第１図の電子錠の変形例を示す回路図、第５図は第
４図の電子錠と接続する電子キーの回路図、第６図は本
発明に係る電子錠の他の変形例を示す回路図、第７図は
第６図の電子錠と接続する電子キーの回路図である。 ９：レジスタ １０：スイッチ １８：ローディング回路 ２０：読出回路 ２５ニジリアル・パラレル変換器 ２７：連続試験可能回路 特許出願人 （１）アラン・マリ−・ルイ・モール （２）ジャン働ルイ・ポール・ジュル争サポイエ代理人
　弁理　森崎　俊明 手続補正書 昭和５７年９り！７日 特許庁長官　若杉　和犬　殿 １、事件の表示 昭和５７年特許願　第８０８２４号 ２、発明の名称 電子判別システム ３、補正をする者 事件との関係　特許出願人 住所　フランス国　サン・マルタン・デルブ　３８４０
０アベニユー・アンプロワーズ・クロワーゼ　１３８氏
名　アラン・マリ−・ルイ・モール（ほか　１名）国籍
　フランス国 ６、補正の対象 ｌ）Ｍ書の特許出願人（ほか１名）の欄２）明細書の浄
書（明細書の用紙を日本工業規格Ｂ列５番に統一）３）
明細書の図面の簡単な説明の欄 ？、補正の内容　　別紙のとおり 補正の内容 明細書の図面の簡単な説明の欄 本手続補正書に添付した浄書明細書第６１頁第４行の「
第２図」を「第３図Ｊに変更する。

Claims (1)

1. 【特許請求の範囲】 （１）電子判別コードを含み、読出可能記憶手段（９）
   に接続した予めプログラムされる記憶領域（ｌＯ）を有
   する可動部と、該可動部に接続可能な固定部とを有し、
   該固定部は、電源と、上記電子判別コードを上記可動部
   の上記読取可能記憶手段（９）に読込ませる少なくとも
   １個のパルスを出力する電子手段（１８）と、上記可動
   部の読取可能記憶手段の内容を読出して上記固定部の記
   憶手段に伝送する電子手段（２０）と、上記固定部に予
   めプログラムされたコードと比較する比較手段とを有す
   る電子判別システムにおいて、該電子判別システムは、
   更に、上記固定部に設けられ、所定数のローディング・
   パルスを、上記可動部の上記読出可能記憶手段（９）に
   供給する電子手段を有し、上記読出可能記憶手段はある
   数の素子に分割され且つ共に接続されしかし独立して記
   憶し、所定数のパルスに続いて夫々の素子の連続して記
   憶をなす可動部（１１０，１１１）に設けた手段と、記
   憶素子の数を越えるパルスの作用のもとで、上記読出可
   能記憶手段の内容を変更する上記可動部に設けた手段と
   を有する電子判別システム。 （２）上記読出可能記憶手段はシリアル・パラレル・シ
   フトレジスタ（９）を有し、上記予めプログラムされた
   記憶領域（１０）は、スイッチ位置により上記電子判別
   コードを決定する複数のスイッチを有し、上記可動部の
   フリップフロップの夫々は上記コードの１ビツトに対応
   する複数のスイッチの内の１個と接続し、複数のレジス
   タ素子としてグループ分けされ、夫々のレジスタ素子は
   上記コードの１又は２以上のビットに対応する特許請求
   の範囲第１項に記載の電子判別システム。 （３）上記可動部は、マルチプレクサ（１１１）と接続
   したカウンタ（１１０）を有し、上記マルチプレクサの
   出力端は上記コードの１又は２以上のビットに対応する
   複数のレジスタ素子に接続し、上記マルチプレクサ（１
   １１）の出力端（７，９）は、信号が一ト記出力端に印
   加されるとレジスタ（９）に含まれるデータの１ビツト
   だけ回持シフトさせるために、上記可動部のシフトレジ
   スタの全フリップフロップに接続したことを特徴とする
   特許請求の範囲第１項又は第２項に記載の電子判別シス
   テム。 （４）上記マルチプレクサ（１１１）の出力端（７，９
   ）は、ＡＮＤゲート（１１５）を介して、上記シフトレ
   ジスタ（９）のフリップフロップのクロック入力端Ｈに
   接続したことを特徴とする特許請求の範囲第３項に記載
   の電子判別システム。 （５）上記マルチプレクサ（１１１）の出力端（７，９
   ）は、上記シフトレジスタ（９）の第１フリツプフロツ
   プに状態を変化させる第１駆動入力端（Ｒ，Ｓ）が直結
   していることを特徴とする特許請求の範囲第４項に記載
   の電子判別システム。 （６）上記固定部は、マスタースレーブ型のダブル・フ
   リップフロップを設けたローディング回路（１８）を有
   し、上記マスタースレーブ型のダブル・フリップフロッ
   プは、クロックパルスを受けてローディング櫓パルスを
   出力し、上記マスタースレーブ型のダブル・フリップフ
   ロップの出力端は単安定マルチバイブレータ（１０７）
   と接続したカウンタ（１０４）を有するローディング回
   路（１９）に接続し、上記単安定マルチバイブレータは
   上記ローディング回路を動作させて所定のローディング
   ・パルスの発生の後に動作を停止することを特徴とする
   特許請求の範囲第１項乃至第５項の何れかに記載の電子
   判別システム。 （７）上記固定部は、マスタースレーブ型のダブル・フ
   リップフロップを設けた読出回路（１８）を有し、上記
   マスタースレーブ型のダブル・フリップフロップはクロ
   ックパルスを受け、ローディング回路（１９）の単安定
   マルチバイブレータ（１０７）の出力端に接続し、上記
   可動部のシフトレジスタ９に含まれるデータを直列に読
   み出すことを特徴とする特許請求の範囲第６項に記載の
   電子判別システム。 （８）　ｌ記固定部の上記電子手段は、更に、少なくと
   も１個のパルス−カウンタ（４２）を具えた読出停止回
   路（２３）と、上記読出手段（２０）の出力端に接続し
   、−上記可動部のシフトレジスタ（９）の内容が一旦読
   み出されると、読出停止パルスを出力することを特徴と
   する特許請求の範囲第１項乃至第７項の何れかに記載の
   電子判別システム。 （８）上記可動部の読出可能記憶手段（９）は、それ自
   身で閉回路を構成し、読出可能記憶手段の内容を読み出
   す手段は、読出動作の前に、所定数のクロックパルスを
   出力し、該所定数のクロックパルスは、上記読出可能記
   憶手段内のビット数の倍数だけ相違し、パルス毎に上記
   読出可能記憶手段の内容の配列順序の変更を行い、上記
   所定数のパルスの発生後にのみ続出を行うために、上記
   記憶手段の内容を上記固定部の記憶手段に転送可能にす
   るために設けた論理ゲー）（１３６，１５７）を有する
   ことを特徴とする特許請求の範囲第１項乃至第８項の何
   れかに記載の電子判別システム。 （ｌＯ）上記可動部は、該可動部のシフトレジスタ（９
   ）の２リツプフロツプのクロック端Ｈに接続し、−Ｆ記
   固定部の読出回路（２０）から出力する連続読出パルス
   を受ける通常開状態の論理ゲート（１１５）を有し、上
   記固定部は、上記所定数の読出パルスが発生した後にの
   み読み出されたデータを通過させるために、上記固定部
   に設けたシリアル・パラレル・シフトレジスタ（４５ａ
   ）の入力端に接続した論理ゲー）（１３６）を有するこ
   とを特徴とする特許請求の範囲第９項に記載の電子判別
   システム。 （１１）上記可動部は、該可動部のシフトレジスタ（９
   ）のフリップフロップのクロック端Ｈに接続し、上記固
   定部の読出回路（２０）から出力する連続読出パルスを
   受ける通常開状態の論理ゲート（１１５）と、上記所定
   数の連続クロックパルスを計数する制御手段（１４９）
   と、上記可動部のシフトレジスタ（９）の出力端及び上
   記制御手段（１４９）の出力端（１５６）に接続し、−
   Ｆ配所定数のクロックパルスが発生した後のみに、上記
   可動部のレジスタ（９）の内容を上記固定部のシリアル
   ・パラレル・シフトレジスタ（４５ａ）に印加させるこ
   とを特徴とする特許請求の範囲第９項に記載の電子判別
   システム。 （１２）上記固定部は、上記読出回路（２０）から出力
   した上記所定数のクロックパルスを計数するクロック変
   調回路（１２２）を有し、該クロック変調回路（１２２
   ）は、上記続出停止回路（２３）に接続し、上記判別コ
   ードのビット数に等しい他の読出パルスの発生を可能に
   することを特徴とする特許請求の範囲第１０項又は第１
   １項に記載の電子判別システム。 （１３）上記クロック変調回路（１２２）及び上記制御
   回路（１４９）は、１個又は２個以上の論理ゲートと組
   み合わされたカウンタを有することを特徴とする特許請
   求の範囲第１１項又は第１２項に記載の電子判別システ
   ム。 （１４）上記可動部の上記記憶領域は、スイッチ位置で
   上記電子判別コードを決定する複数のスイッチを有し、
   」上記可動部のシフトレジスタの夫々のフリップフロッ
   プ（９２）は複数のスイッチ（１０）の内の１個と組み
   合わされ、スイッチ（１０）のスイッチ位置は、一方の
   入力端でローディング・パルスを受ける２個のＮＡＮＤ
   ゲート（９５，９６）を介して夫々のフリップフロップ
   （９２）の論理状態を制御し、」−記ＮＡＮＤゲートの
   第１ゲート（９５）は出力端を介してスイッチ（ｌ　Ｏ
   ）に接続し、第２ゲート（９６）は他方の入力端で上記
   第１ゲート（９５）の出力を受けることを特徴とする特
   許請求の範囲第１項乃至第１３項の何れかに記載の電子
   判別システム。 （１５）−ト記電子判別システムは、更に、複数のフリ
   ップフロップ（６０，６１，６２）を有する連続試験可
   能回路（２７）を具え、上記フリップフロラ７”（６０
   ，６１，６２）のゼロへのリセットは、上記複数のフリ
   ップフロップの数に等しい判別試験失敗の後に警報手段
   を駆動するために、」上記比較手段（２５）による上記
   固定部のコードの比較による正の結果によるようにした
   ことを特徴とする特許請求の範囲第１項乃至第１４項の
   何れかに記載の電子判別システム。 （１６）上記電子判別システムは、更に、上記可動部（
   ２）が上記固定部と接続した後、及びローディング・パ
   ルスが発生した後に、上記電子判別システムの全フリッ
   プフロップのリセットを制御する単安定マルチバイブレ
   ータに接続したタイミング手段（３６）を有することを
   特徴とする特許請求の範囲第１項乃至第１５項の何れか
   に記載の電子判別システム。 （１７）ｌ配電子判別システムは、更に、上記可動部（
   ２）が上記固定部から外された後に、上記電子判別シス
   テムの全フリップフロップ及び全カウンタのゼロ・リセ
   ットを制御し、且つ上記固定部の電源を切る単安定マノ
   ヒチバイブレータ（８０，８１）から成る回路（３１）
   に接続した第２タイミング手段（３７）を有することを
   特徴とする特許請求の範囲第１項乃至第１６項の何れか
   に記載の電子判別システム。