JPS58232B2 - 時間スイツチ制御方式 - Google Patents
時間スイツチ制御方式Info
- Publication number
- JPS58232B2 JPS58232B2 JP53146251A JP14625178A JPS58232B2 JP S58232 B2 JPS58232 B2 JP S58232B2 JP 53146251 A JP53146251 A JP 53146251A JP 14625178 A JP14625178 A JP 14625178A JP S58232 B2 JPS58232 B2 JP S58232B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- information
- time
- selection circuit
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、時分割交換機に於ける時間スイッチの制御方
式に関するものである。
式に関するものである。
時分割交換機は、時間スイッチと空間スイッチとを組合
せた時分割通話路を有するものである。
せた時分割通話路を有するものである。
例えばＴＳＴ形時分割通話路は、第１図に示すように、
入側と出側との時間スイッチＴの間に空間スイッチＳが
配置されているものである。
入側と出側との時間スイッチＴの間に空間スイッチＳが
配置されているものである。
なおＨＭは保持メモリ、ＣＴＲはシーケンシャルに読出
す為のカウンタであり、出側の時間スイッチＴのＦＦは
フリップフロップ、Ｍｏ＝Ｍｎはメモリ素子、ＡＤはア
ドレス回路である。
す為のカウンタであり、出側の時間スイッチＴのＦＦは
フリップフロップ、Ｍｏ＝Ｍｎはメモリ素子、ＡＤはア
ドレス回路である。
メモリ素子Ｍｏ〜Ｍｎは並列書込み及び並列読出しされ
る様にアドレス回路ＡＤからのアドレス信号によりアク
セスされるものであり、又メモリ素子Ｍｏ＝Ｍｎの入力
側のフリップフロップＦＦは、空間スイッチＳの出力情
報をそれぞれ異なるタイミング例えば各タイムスロット
対応のタイミングでラッチするもので、空間スイッチＳ
の並列出力ビツト数に対応した個数をそれぞれ有するも
のである。
る様にアドレス回路ＡＤからのアドレス信号によりアク
セスされるものであり、又メモリ素子Ｍｏ＝Ｍｎの入力
側のフリップフロップＦＦは、空間スイッチＳの出力情
報をそれぞれ異なるタイミング例えば各タイムスロット
対応のタイミングでラッチするもので、空間スイッチＳ
の並列出力ビツト数に対応した個数をそれぞれ有するも
のである。
第２図はメモリ素子Ｍｏ〜Ｍｎの読出しを行なう要部ブ
ロック線図であり、アドレス信号の一部はデコーダＤＥ
Ｃでデコードされてメモリ素子Ｍｏ〜Ｍｎを選択し、ア
ドレス信号の残部は各メモリ素子Ｍｏ〜Ｍｎに同時に加
えられる。
ロック線図であり、アドレス信号の一部はデコーダＤＥ
Ｃでデコードされてメモリ素子Ｍｏ〜Ｍｎを選択し、ア
ドレス信号の残部は各メモリ素子Ｍｏ〜Ｍｎに同時に加
えられる。
選択されたメモリ素子からの読出情報はワイヤードオア
等の布線論理を介して出力されるものである。
等の布線論理を介して出力されるものである。
このような従来の時間スイッチＴに於いては、デコーダ
ＤＥＣを必要とし、又ワイヤードオア等の為にメモリ素
子の読出出力波形になまりが生じ、この為に各メモリ素
子からの読出情報が出力端に現われる時間のばらつきが
増大し、従って時分割的に高速動作を行なわせることが
困難であった。
ＤＥＣを必要とし、又ワイヤードオア等の為にメモリ素
子の読出出力波形になまりが生じ、この為に各メモリ素
子からの読出情報が出力端に現われる時間のばらつきが
増大し、従って時分割的に高速動作を行なわせることが
困難であった。
又各メモリ素子Ｍｏ〜Ｍｎは複数のブロックにより構成
され、入力情報のビット数が２ｎの約数でない場合、不
経済な構成にしなければならなかった。
され、入力情報のビット数が２ｎの約数でない場合、不
経済な構成にしなければならなかった。
本発明は、前述の如き従来の欠点を改善したもので、経
済的な構成により高速動作を可能とすることを目的とす
るものである。
済的な構成により高速動作を可能とすることを目的とす
るものである。
以下実施例について詳細に説明する。
第３図は本発明の実施例の要部ブロック線図であり、Ｓ
ＥＬは選択回路、Ｍｏ−Ｍｎはメモリ素子である。
ＥＬは選択回路、Ｍｏ−Ｍｎはメモリ素子である。
アドレス信号の一部は選択回路ＳＥＬに加えられ、アド
レス信号の残部は各メモリ素子Ｍｏ〜Ｍｎに同時に加え
られ、各メモリ素子Ｍ。
レス信号の残部は各メモリ素子Ｍｏ〜Ｍｎに同時に加え
られ、各メモリ素子Ｍ。
〜Ｍｎから同時に読出された情報は選択回路ＳＥＬによ
り選択されて出力される。
り選択されて出力される。
従って各メモリ素子を選択動作させる為のデコーダを省
略することができ、又各メモリ素子の読出情報はワイヤ
ードオアでなく、選択回路ＳＥＬを介して出力されるの
で、波形のなまりを少なくし、これにより出力時間のば
らつきを減少することができる。
略することができ、又各メモリ素子の読出情報はワイヤ
ードオアでなく、選択回路ＳＥＬを介して出力されるの
で、波形のなまりを少なくし、これにより出力時間のば
らつきを減少することができる。
更に情報のビット構成に変更があった場合、選択回路Ｓ
ＥＬにより容易に再構成が可能となる。
ＥＬにより容易に再構成が可能となる。
メモリの入力情報の並列ビット数ｉが汎用的なメモリの
構成ビット数である２ｎの約数でない場合、例えば多重
度Ｍが１０２４で、ｉ＝９．ｎ−１の場合、第４図に示
すようにメモリチップＭａが２ｍ×２ｎ〜２５６ワード
×４ビットであると、メモリブロックＭＢの数Ｂは、Ｂ
＝Ｍ／２Ｍ＝１０２４／２５６＝４となり、従来の構成
ではメモリチップは１２個必要とすることになる。
構成ビット数である２ｎの約数でない場合、例えば多重
度Ｍが１０２４で、ｉ＝９．ｎ−１の場合、第４図に示
すようにメモリチップＭａが２ｍ×２ｎ〜２５６ワード
×４ビットであると、メモリブロックＭＢの数Ｂは、Ｂ
＝Ｍ／２Ｍ＝１０２４／２５６＝４となり、従来の構成
ではメモリチップは１２個必要とすることになる。
一方本発明の如く、選択回路ＳＥＬを設けた場合は、前
述と同様に、ｉ＝９＋ｎ＝２．Ｍ＝１０２４゜Ｂ＝４
、ｍ＝８とすると、第５図に示すように、メモリブロッ
クＭＢは８ビツト入力とし、メモリチップＭＡを論理的
に各ブロックに対して１ビツトＸ２５６ワードに分けて
使用する構成が可能となるので、メモリチップＭａ、Ｍ
Ａの使用個数は９個で良いことになる。
述と同様に、ｉ＝９＋ｎ＝２．Ｍ＝１０２４゜Ｂ＝４
、ｍ＝８とすると、第５図に示すように、メモリブロッ
クＭＢは８ビツト入力とし、メモリチップＭＡを論理的
に各ブロックに対して１ビツトＸ２５６ワードに分けて
使用する構成が可能となるので、メモリチップＭａ、Ｍ
Ａの使用個数は９個で良いことになる。
即ち８ビツトの情報に１ビツトのパリティビットを付加
して９ビツトとした情報の如く、汎用的なメモリの構成
ビット数の約数でない場合に於いても、メモリチップ数
の削減を図って経済的な構成とし得るものである。
して９ビツトとした情報の如く、汎用的なメモリの構成
ビット数の約数でない場合に於いても、メモリチップ数
の削減を図って経済的な構成とし得るものである。
前述の例に於いては、４ビット×２ｍワードの構成の場
合であるが、１ビット×２ｍワードの構成の場合にも勿
論本発明を適用し得るものである。
合であるが、１ビット×２ｍワードの構成の場合にも勿
論本発明を適用し得るものである。
以上説明したように、本発明は、時分割交換機の時間ス
イッチのメモリを複数個のブロックにより構成し、メモ
リの情報位置を指定する信号を、メモリのアドレス用信
号と選択用信号とに所定のビット数毎に分け、アドレス
用信号によって全ブロックから並列に読出して選択回路
ＳＥＬに加え、選択用信号によって選択回路ＳＥＬを動
作させて、情報位置を指定する信号に対応する情報を読
出情報として出力するものであり、全ブロックから同時
に読出された情報は、選択回路ＳＥＬにより選択されて
出力されるものであるから、従来例の如くワイヤードオ
ア構成を介して出力されるものに比較して波形歪の問題
が著しく少なくなり、又各ブロックを選択する為のデコ
ーダが不要となり、経済的に高速動作を可能とすること
ができる。
イッチのメモリを複数個のブロックにより構成し、メモ
リの情報位置を指定する信号を、メモリのアドレス用信
号と選択用信号とに所定のビット数毎に分け、アドレス
用信号によって全ブロックから並列に読出して選択回路
ＳＥＬに加え、選択用信号によって選択回路ＳＥＬを動
作させて、情報位置を指定する信号に対応する情報を読
出情報として出力するものであり、全ブロックから同時
に読出された情報は、選択回路ＳＥＬにより選択されて
出力されるものであるから、従来例の如くワイヤードオ
ア構成を介して出力されるものに比較して波形歪の問題
が著しく少なくなり、又各ブロックを選択する為のデコ
ーダが不要となり、経済的に高速動作を可能とすること
ができる。
更に各ブロックを同時にアクセスするものであるから、
並列入力ビツト数が、汎用的メモリのビット構成の約数
でない場合にも、論理的なブロック分割が可能となるの
で、経済的構成とすることが可能である。
並列入力ビツト数が、汎用的メモリのビット構成の約数
でない場合にも、論理的なブロック分割が可能となるの
で、経済的構成とすることが可能である。
第１図は従来のＴＳＴ形時分割交換機の要部ブロック線
図、第２図は従来の時間スイッチの要部ブロック線図、
第３図は本発明の実施例の要部ブロック線図、第４図及
び第５図は従来例と本発明の実施例とのメモリブロック
の構成説明図である。 Ｔは時間スイッチ、Ｓは空間スイッチ、Ｍｏ−Ｍｎはメ
モリ素子、ＤＥＣはデコーダ、ＳＥＬは選択回路、ＭＢ
はメモリブロック、Ｍａ、ＭＡはメモリチップである。
図、第２図は従来の時間スイッチの要部ブロック線図、
第３図は本発明の実施例の要部ブロック線図、第４図及
び第５図は従来例と本発明の実施例とのメモリブロック
の構成説明図である。 Ｔは時間スイッチ、Ｓは空間スイッチ、Ｍｏ−Ｍｎはメ
モリ素子、ＤＥＣはデコーダ、ＳＥＬは選択回路、ＭＢ
はメモリブロック、Ｍａ、ＭＡはメモリチップである。
Claims (1)
- １ 時分割多重された入ハイウェイの時間位置を変換し
て出ハイウェイに出力する時分割交換機の時間スイッチ
に於いて、時間スイッチのメモリは複数個のブロックに
分割され、該メモリの読出情報を選択する選択回路を設
け、前記メモリの情報位置を指定する信号を、前記メモ
リのアドレス用信号と前記メモリの読出情報の選択用信
号とに分け、前記アドレス用信号により前記メモリの前
ブロックから並列に情報を読出し、その読出情報を前記
選択回路に加え、該選択回路により前記選択用信号に従
って前記読出情報を選択して出力することを特徴とする
時間スイッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146251A JPS58232B2 (ja) | 1978-11-27 | 1978-11-27 | 時間スイツチ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146251A JPS58232B2 (ja) | 1978-11-27 | 1978-11-27 | 時間スイツチ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5573193A JPS5573193A (en) | 1980-06-02 |
| JPS58232B2 true JPS58232B2 (ja) | 1983-01-05 |
Family
ID=15403505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53146251A Expired JPS58232B2 (ja) | 1978-11-27 | 1978-11-27 | 時間スイツチ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58232B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513185A (ja) * | 1974-06-24 | 1976-01-12 | Japan Radio Co Ltd | Roranshingotansakuhoshiki |
-
1978
- 1978-11-27 JP JP53146251A patent/JPS58232B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5573193A (en) | 1980-06-02 |
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