JPS5823040B2 - 通信交換機 - Google Patents

Description

【発明の詳細な説明】 本発明は、１組の電話機その他の２方向通信周辺装置の
うちの所望の装置間に２方向通信路を選択的に設定する
ための通信交換機に関するもので、特に、例えば、予定
の事務所、工場、官庁その他同様の事業所において用い
られるような相対的に少数の電話機に対して用いられる
自動式構内交換機ＰＡＢＸとして一般に呼ばれている形
式の通信交換機に関するものである。

本発明の通信交換機は一定の絹の電話機その他同様の周
辺装置を互に相互接続するだけに用いられる絶縁された
通信交換機とすることができる。

或はまた、図面に示す例について後に詳細に説明するよ
うに、１個以りのトランク線路その他の結線によって他
の外部の電話機または装置に接続することもできる。

いずれにしても、本発明の目的は、従来の同様の通信交
換機に比べ種々の点で改良された通信交換機またはＰＡ
ＢＸを提供しようとするにある。

本発明による改良点の主なる点は、通信交換機に対する
局あたりの価格を低減し、通信交換機の接地およびメン
テナンスを容易にし、通信路の整定および切離作動およ
び他のサービスリクエストの取扱を迅速ならしめ、キャ
ンプオン（自動待合ぜ機能）呼出信号発送、呼出会議機
能、呼出保持等のような種々の異なる特徴を主としてプ
ロセッサーメモリーのプログラム作用によって電話機に
電鍵を必要とすることなしに通信交換機に与えることが
できる。

本発明の他の［１的および利点については、図面に示す
実施例につき説明するにしたがって明らかにする。

本発明の特許請求の第１項による通信交換機は、複数個
の電話機その他同様の２方向通信周辺装置間に２方向通
信路を設定するために必要な切替を共通制御装置によっ
て周辺装置に伝送される指令メツセージに応答して周辺
装置において行なうよう構成する。

全ての周辺装置が時分割多重通信信号を共通制御装置に
通信送信線路によって送信し、時分割多重通信信号を共
通制御装置から通信受信線路によって受信する。

送信および受信通信線路の両方の時分割使用のフォーマ
ットを複数の繰返しフレームで構成し、各フレームに一
定の複数個の時間スロットを設け、各フレームの一定組
の時間スロットを用いて指令メツセージを共通制御装置
から周辺装置に伝送し、各フレームの他の一定の組の時
間スロットを用いて音声信号を周辺装置から共通制御装
置に通信送信線路によって伝送し、また共通制御装置か
ら周辺装置に通信受信線路によって伝送する。

本発明の特許請求の範囲第２項による通信交換機では前
記共通制御装置が障害探索電流発信器を具え、障害探索
通信前を発生して障害を探索できるようになる。

特許請求の範囲第３項による通信交換機では、前記レピ
ータが信号音デコーダ受信器を音声時間スロットに１対
１の割合で割当てる装置を具え、前記信号音デコーダ受
信器が２進ダイヤル情報にデコードする装置を具え、こ
れによって２信号音ダイヤル信号の検出及び識別を行う
ことができる。

特許請求の範囲第４項による通信交換機では前記周辺装
置が回線接続装置を構成し、そのそれぞれが通信受信線
路のパルス幅変調パルスを電話機で使用し得るよう復調
する受信回路を具え、複雑な回線接続を円滑になし得る
ものである。

特許請求の範囲第６項による通信交換機では前記共通制
御装置が順次フレーム伝送パターンを周期的にチェック
し前記周辺装置間の２方向通信路の設定に利用する装置
を具え、これにより必要に応じサービスリクエストを取
扱うことができる。

特許請求の範囲第８項の通信交換機では各周辺装置に所
定の音声時間スロットにパルス変調信号を注入する装置
と、音声時間スロットにおけるフ。

レーム順次伝送パターンを変化させる装置を具え、従っ
て全体のシステムが閉塞されることはない。

本発明の好適実施例を図面につき説明する。

先ず、第１〜４図につき、本発明による通信交換機の全
般的構成につき説明する。

図面に示す本発明の交換機は、本発明の一例を示すにす
ぎず、例えば、ボートの数、フレームあたりの時間スロ
ットの数、音声変調の形式、クロックパルスのフォーマ
ット、指令メツセージのフォーマット等は以下に述べる
例に限定されること、（なく、本発明の範囲内で種々に
変えることができる。

本発明による交換機の基本的構成を第１図に示す。

ポート間の全ての通信を２個の部分、すなわち、通信送
信線路２０および通信受信線路２２に。

分割される伝送路によって行ない、ボートから送られる
全ての信号を送信線路にそう人し、ポートによって受取
られる全ての信号を受信線路から取出す。

送信線路および受信線路上のデータの伝送を時分割多重
背方式によって行なう。

この多重荷機能のタイミングのためのクロックパルスを
２個の部分、すなわち、送信線路２０と並列の送信クロ
ック線路２４と受信線路２２と並列の受信クロック線路
２６とを具えるクロック線路で伝送する。

タイミングクロックパルスをループクロックおよび終端
装置３０の一部を構成するループクロック２８によって
発生させる。

ループクロック２８によってクロックパルスを、例えば
、送信クロッ；り線路２４の外端に加える。

終端装置３０にはまた他の３本の線路２０．２２および
２６の外端に対する適当な端子３２．３２を設ける。

第１図においては、線路２０，２２．２４および２６を
１本の線で示しているが、実際には分岐信号を利用する
からこれらの線路のそれぞれは２本の導線を有する線路
で形成されている。

線路２０．２２．２４および２６の内端を共通制御装置
３４に接続し、図示の例では、この共通制御装置を、例
えは、電源３８のような他の共通・装置と共に共通装置
キャビネット３６内に絹込む。

送信線路２０およびクロック線路２４によって信号を共
通制御装置３４に伝送し、受信線路２２およびクロック
線路２６によって共通制御装置から伝送する。

かかる定方向の信号伝送を行なうため、１個以上の信号
再生中継器４０を線路の長さ方向に沿って所定間隔で設
け、各信号再生中継器４０にはその入側から入る各信号
の原波形を再生すると同時にパルス位置を正しくする等
の再生を行なうと共に出側から再生信号を送り出しうる
ようにした各線路に対する増幅器を設ける。

Ｌ述した信号伝送回路において、送信線路２０によって
伝送される通信信号はクロック線路２４によって伝送さ
れるタイミング信号と一体に伝送され、また同様に受信
線路２２によって伝送される通信信号はクロック線路２
６によって伝送されるタイミング信号と一体に伝送され
、これにより伝送遅延誤差を防１卜する。

かかる伝送の一般的形式は、米国特許第３９３７８９２
号に詳細に記載されており既知である。

電源３８は電力および接地信号を電力および接地線路４
２および４４にそれぞれ供給し、これらの線路２０，２
２．２４および２６に並列とし、電力信号および接地信
号をループロックおよび終端装置３０、信号再生中継器
４０および種々の周送装置に供給する。

これらの装置と電力および裂地線路４２，４４との接続
は、図面を見易くするため省略した。

上述した交換機と外部との間にインターフェイスを設け
る周辺装置は交換機ポートを限定し、図示の交換機は５
０個のポートまで交換する能力を有する。

各周辺装置には回線接続器４６および関連する端末また
は入力−出力装置を設け、接続器４６は端末装置と交換
機の残部との間を相互接続する。

インターフェイスとして作用する。第１図において、端
末装置として電話機備付制御卓４８と３個の電話機５０
．５０と２個のトランクインターフェイスユニット５２
とを示し、これらのトランクインターフェイスユニット
をトランク５４゜５４に接続して示す。

かかる端末装置の組合せは、交換機のユーザーの要求に
応じて変化させることができる。

しかし、一例として、代表的交換機には、１個の制御卓
と４本のトランク線路に接続される４個のトランクイン
ターフェイスユニットと４５個以内の電話機とを設ける
ことができる。

各接続器にはそれに関連する端末装置を交換機の残部に
接続するために要求される電気部品の全てを基本的に設
けるものとする。

第１図に示すように、各接続器には、識別のため、数字
をつけて示す。

上述した５０個のポートを２方向ポートとし、これらの
ポートを経て信号を交換機にそう人しまた取出すものと
する。

これらの両方向ポートの他に、交換機によってユニバー
サルページング、区域ページングおよび指定可能の区域
リンキングのための他の片方向ポートをも操作すること
ができる。

また、後述するように、供給制御装置によって記憶され
た多数の仮想ポートまたはパーキングオービットをも含
まぜることができ、これらを呼出し、また後の修正のた
め一時的に貯蔵することができる。

交換機の伝送路におけるクロックおよび通信信号の時間
の割りあておよび信号変調のフォーマットを第２および
３図に示す。

タイムシェアリングフォーマットは、５６個のスロット
を有するコミュテーションフレームと１２．５ 、ＫＨ
ｚのフレーム速度とを有する。

タイミングをループロック２８からクロック線路２４お
よび２６に０．７ ＭＨｚの繰返し速度で生ずるクロッ
クパルスによって制御する。

５６番目のクロックパルスをなくしてフレーム同期情報
を与える。

■フレーム時間あたり５６個のクロックパルスは線路２
０および２２の使用を各フレームにおいて５６個の時間
スロットに分割する。

これらの時間スロワ］・の１個、すなわち、同期スロッ
ト５６は使用されない。

他の１個のスロット、すなわち、沈黙スロット５５は呼
出信号を保持し、未変調音声パルスを含む場合に用いら
れる。

４個のスロワｌ−１，２，３および４は指令スロットで
、これらのスロットは指令制御装置３４□のプロセッサ
ー形成部分において生じて指令制御装置によって受信線
路にそう人されるディジタル信号のために空けておく。

残りの５０個の時間スロット、すなわち、音声帯域スロ
ット５〜５４は、交換機によって処理される５０個の２
方ポートに対し、それぞれ１個ずつ永久的に割当てられ
る。

第３図は時間スロットを限定するクロックパルスおよび
通信パルスおよび指令および音声時間スロットに現われ
る指令および音声を詳細に示す。

特に、図面から明らかなように、各指令パルスは各□時
間スロットの開始時に開始するオンまたはオフパルスで
０．３６μ秒持続する。

各音声パルスは時間スロットの開始時に開始し、０５７
±０．５０μ秒持続する。

通信通路を形成するために必要な切替の全てを周辺装置
において行なって、共通制御装置が複雑にならぬように
する。

各両方向周辺装置は、決められた時間スロット中に通信
送信線路２０に送信し得るものとする。

また、各通信フレーム内の所要数の音声帯域または音声
時間スロット中に受信□し得るものとする。

個別呼出式２共同電話においては、各パーティがそれぞ
れに決められた時間スロット中に送信し、他のパーティ
に決められた時間スロット中に受信する。

簡易会議電話では、各パーティがそれぞれに決められた
時間スロット中に送信し、呼出信号に含まれる他のパー
ティに決められた数個の時間スロット中に受信する。

かかる交換機は、全てのコールに対し、閉塞されない個
有の特性を有する。

周辺装置によって行なわれる交換作用を共通側；御装置
３４から周辺装置が受取る情報によって制御する。

共通制御装置から周辺装置への通話は送信線路２０によ
って送信される指令メツセージによって行なわれる。

指令メツセージは、第４図の下端部に示すように、１７
個の４ビット語よりな０１７個の整流（コミュテーショ
ン）フレームの４個の指令スロット中に伝送される。

最初の２語は同期語であり、各語は４個のワンズ（２進
数中に表われる１）よりなっている。

次の２語はメツセージを送るべきポートのダブル−６ア
ドレス（３ビツトが第１の８つの数を示し残りの３ビツ
トが第２の８つの数を示す６個の２進ビットによって示
されるアドレス）である。

残りの１３語は５１ビツト聴取命令と１ビツトの呼出信
号命令とで構成する。

所定のポートにおける周辺装置が１個以上の音声スロッ
ト中または沈黙スロット中に聴取命令における適当な位
置にあるワンズによって受信するよう指向される。

呼出信号命令は電話機を取付けたポートにおける呼出し
を制御すると共にトランクポートにおけるトランク起動
を制御する。

回線接続器４６に設けられた周辺装置の受信回路を受信
クロック線路２６から引出されるクロックパルスによっ
て制御する。

前述の受信回路は、各指令時間スロット中に受信線路２
２をサンプリングしてパルスの有無を決定する。

５０の音声スロットと１個の沈黙スロットとよりなる５
１個の時間スロットから選択された１個のスロット中に
、受信回路内の復調器によって選択時間スロットに現わ
れる変調パルスをサンプリングし復調する。

５５ビツトの再循環式シフトレジスターに記憶されたデ
ータによって復調器を制御し、聴取命令レジスターは接
続器４６の一部を構成し、受信クロック線路から引出さ
れるクロックパルスによって前進される。

任意の時間スロット中にシフトレジスターから得られる
高出力によって次の時間スロット中に復調器を作動可能
とする。

各整流フレームの４個の指令スロット中に復調器を制御
する４個のビットは常に低く、従って、これらの４個の
ビットの間は復調器は作動が可能でない。

しかし、各整流フレームの上述した４個の指令ビットを
サンプリングし、各接続器４６によって使用する。

すなわち、これらの指令ビットは上述したように指令メ
ツセージを構成し、各メツセージは、１７個の順次に連
なる整流フレームの４個の指令スロット中に送信される
１７個の４ビツト語によって構成されている。

また、音声スロットおよび沈黙スロット中に復調を選択
的に制御する接続器聴取命令レジスターの５１個の可変
ビットは共通制御装置によって接続器にアドレスされる
指令メツセージによって周期的にアップデートされる。

接続器による指令メツセージの繰返しについて、各接続
器は各整流フレーム中の４個の指令スロットに現われる
４ビツトの語を感知する。

各接続器には、更に、各整流フレーム中に受信される各
語を試験する論理回路をも設ける。

順次のフレーム中に２個の同期語を受取る場合には、次
の２個の語を接続器の記憶した識別用ダブル−６アドレ
スに対しチェックする。

両アドレス語が一致する場合、メツセージの次の語を接
続器によって受取り、適当な期間記憶した後接続器の聴
取命令レジスターに流してこのレジスターをアップデー
トする。

同期語の次にアドレスの一致がない場合には、接続器の
検査回路が指令メツセージの残りの部分（１３語）を受
入れず、同期語に対する探索を停止する。

各周辺装置の送信機能について説明するに、各接続器４
６には送信クロック線路２４から抽出されたクロックパ
ルスによって前進される一対の度数計を設ける。

両度数計は送信クロック線路にクロック信号が存在しな
いことに応答して発生されるリセットパルスによって各
整流枠ごとにリセットされる。

両度数計を再循環式シフトレジスターに基いて構成し、
一方の度数計が７個の状態を有し他方が８個の状態を有
するものとする。

両度数計を合せて５６個の状態を有し、８ビツトの出力
を有する度数計を構成する。

各整流フレームにおける１個の時間スロット中に、５６
状態の度数計出力が周辺装置の記憶したダブル−６アド
レスに一致する。

関連する送信ゲート回路を設けることによって次の時間
スロット中に接続器から送信路２０に送信することがで
きる。

接続器の送信ゲート回路をライン接続器に接続した電話
機のフック状態によって、またはトランク接続器に接続
されたトランク線路の起動によって制御して形成する。

言葉を簡単にするため、本明細書では、トランク接続器
に連なるトランク線路が起動されていない状態またはフ
ック釦が押下げられている状態を「オンフック」と称し
、トランク線路が起動されている状態または受話機が外
されてフック釦が上昇している状態を「オフフック」と
称する。

伝送ゲート回路の形成はまた接続器による受信を制御す
る。

接続器の５５ビツトの聴取命令レジスターが空であるか
ないかによっても制御される。

接続器はオフフック状態で聴取命令レジスターが空でな
い場合（接続器が受信している場合）、各整流フレーム
中に送信する。

オンフック状態で聴取命令レジスターが空である場合（
接続器が受信していない場合）、接続器は送信しない。

オフフック状態でレジスターが空である場合、またはオ
ンフック状態でレジスターが空でない場合には、各地の
整流フレーム中、接続器は送信する。

交互のフレーム伝送が共通制御装置によって指向され注
意に対するリクエストに際し遮断および作用される。

第４図の上部に交換機の共通制御装置３４の構造を示す
。

共通制御装置３４には主レピータ５６を設け、これに信
号を通信送信線路２０および送信クロック線路２４によ
って送り、またレピータから信号を通信受信線路２２お
よび受信クロック線路２６に送る。

主として、主レピータ５６はプロセッサーＣＰＵ５８ａ
：関連する記憶装置６０に記憶された指令およびデータ
によって制御されて信号を送信線路２０から受信線路２
２に、或はまた共通制御装置の他の構成部品に状態に応
じて指向し、また共通制御装置の他の構成部品から受信
線路２２に信号を状態において指向させる。

共通制御装置には他の主要な構成部品として複数個（７
個まで）の信号音デコーダ受信器６２．６２と監視用信
号音（障害探索電流）発生器６４とを設ける。

主レピータ５６にはまた受信クロック線路２４で受信す
るクロック信号に応答するクロック回路６６を設けて受
信した受信クロック信号と同期してＣＰＵ５８の作動を
調時させるため線路６８上に２相プロセツサ一クロツク
信号を生せしめるようにする。

発生器６４は複数個の障害探索電流音を発生して通信前
デコーダ受信器６２゜６２の全てに同時に伝送する。

主レピータ５６には検査回路を設け、各時間スロットに
生ずる送信の形式（無、交互のフレームまたは各フレー
ム）を周期的に検査し、かかる検査した送信情報をＣＰ
Ｕ５８に伝送するよう構成する。

前述したように、予定の接続器から交互のフレームへの
送信の検出を接続器による注意またはサービスのリクエ
ストに応じて遮断する。

上述した交互フレーム検出の時間に接続器が受信する場
合、すなわち、聴取命令レジスターが空でない場合、サ
ービスに対するリクエストは遮断に対するリクエストの
結果として極めて表面的に遮断され、この際、プロセッ
サ５８が働いて遮断のリクエストを満足する。

これとは反対に接続器が受信していない場合、すなわち
、空の聴取命令レジスターを有する場合に交互フレーム
が検出される場合には、サービスに対するリクエストは
ダイヤル信号音またはダイヤルを回すことをリクエスト
することによって特に中断される。

サービスリクエストを受取る際、ＣＰＵ５８は信号音デ
コーダ受信器６２．６２の１個をリクエストしている接
続器に対し決定し、この決められた信号音デコーダ受信
器はリクエストされたサービスが行なわれるまで接続器
に関連して働き続ける。

ダイヤルを押す際に使用されるダイヤル信号を既知の適
当な押釦ダイヤルによって発生される形式の符号化した
２個の信号音ダイヤル信号とし、各電話機５０．５０は
かかる押釦ダイヤルを具えるものきする。

ダイヤル操作中に決められた信号音デコーダ受信器６２
は２個の信号音ダイヤル信号に対し関連する接続器から
プロセッサーに一方向通路を通じ、デコーダ受信器また
は２個の信号音ダイヤル信号をプロセッサーに用い得る
ディジクル信号に符号化する。

決められた信号音デコーダ受信器はまた監視用信号音発
生器６４から決められた接続器への監視用信号音の一方
向プロセッサー制御通路を設け、この場合、送信のため
選択された信号音を通信受信線路の接続器の音声時間ス
ロットに伝送するに適当なパルス幅変調信号に変換する
。

最後に、決められた信号音デコーダ受信器は、一方向通
路を設け、この通路によってプロセッサー５８はロータ
リ一式ダイヤルトランク線路に関連する接続器によるパ
ルス外れを制御することができる。

次に第５および６図に示すループクロックにつき説明す
る。

ループクロック２８は通信交換機の作動を制御するタイ
ミングまたはクロック信号を与える。

また各整流フレームの沈黙スロット５５で現われる未変
調信号パルスをも与える。

第５図はかかるループクロックを線図的に示す。

第５図に示すよ゛うに、１１．２ＭＨｚの矩形波発振器
７０によって２個の４で割算を行なうデバイダ−７２，
７４で構成される１６で割算を行なう回路に信号を送る
。

第■デバイダー７２の出力は矩形波信号で２．８ ＭＨ
ｚで５０％の衝撃係数を有する。

この出力信号を第２のデバイダ−７４に入力としてそう
人し、０．７ＭＨｚで全て５０％の衝撃係数を有する３
個の矩形波出力とし、その位相関係を第６図に示す。

ループクロックにはまた５６で割算を行なう回路も設け
、これを７状態度数計７６と８状態度数計７８とによっ
て構成する。

８状態度数計７８をデバイダ−７４からの０．７ ＭＨ
ｚの信号によって１駆動し、その出力は、各８個の信号
において１サイクル中高い。

７状態度数計７６を８状態度数計を１駆動するものと同
じ信号で駆動する。

この出力は、各７個の信号以外の１サイクル中に高い。

これら２個の度数計の出力をＮＡＮＤゲート８０に供給
する。

ゲート８０に供給される２個の入力は両度数計を駆動す
る０、 ７ ＭＨｚの各５６サイクル外の１サイクル中
間時に高くなり、従って、ゲートの出力は１２．５ Ｋ
Ｉ（ｚで衝撃係数カ月１５６の負の矩形波である。

この１２．５ ＫＨｚ矩形波と度数計を駆動する０、
７ ＭＨｚ矩形波（θ−−９０°）との位相関係を第６
図に示す。

ループクロックにはクロック信号を発生するための他の
構成部品としてパルスドロッパー８２さラインドライバ
ー８４とを設ける。

パルスドロッパー８２をデバイダ−７２からの２．８
ＭＨｚの信号とデバイダ−７４からの０．７ ＭＨｚの
２個の信号とＮＡＮＤゲート８０からの１２．５ Ｋｌ
（ｚの信号とによって１駆動する。

これにより、プッシュプル出力Ｑ１およびＱｌをライン
ドライバー８４に送出する。

出力Ｑ１は２．８ ＭＨｚ信号の各４サイクル外の１サ
イクルに対し低くなる（出力可は高くなる）。

パルスドロッパーのＱｌおよび弼の出力におけるパルス
の発生は一度に５６個に抑制され、次いで１２．５ＫＨ
ｚの入力に負のパルスを生ずる。

従って、パルスドロッパーはその出力側に０．７ ＭＨ
ｚで衝撃比率が１／４のプッシュプル矩形波を発生し、
その各５６番目のサイクルは省略される。

かかる信号の位相関係を第６図に示す。

ラインドライバー８４はプッシュプル信号Ｑ１およびα
を受取り分岐した出力を送信クロック線路２４に送出す
る。

零入力の状態ではＱｌが高く侶が低く、ラインドライバ
ーは５ＣＬＫのラインの高い側（この側に信号が正のパ
ルスとして現われる）から電流を引出し−０，５ポル１
への電圧レベルを生ずる。

ラインの低い側、従って、第１電圧の５ＣＬＫからは電
流が引出されない。

信号Ｑ１が低くなり、Ｑｌが高くなる場合には、電流の
流出を５ＣＬＫから５ＣＬＫに切替わる。

従って、５ＣＬＫの電位はクロックパルス中に第１電圧
に上昇し、５ＣＬＫは−０，５ボルトに低下する。

沈黙スロット信号回路をもまたループクロックに設け、
この回路をパルス発生器８６とラインドライバー８８と
で構成する。

パルス発生器８６をデバイダ−７４からの２個の０．７
ＭＨｚの信号とＮＡＮＤゲート８０からの１２．５
ＫＨｚの信号と、ドライバー７２からの２．８ ＭＨｚ
の信号とによって駆動する。

このパルス発生器８６からプッシュプル出力Ｑ２および
可羨ラインドライバー８８に送出する。

信号Ｑ２は２．８ＭＨｚ信号の１サイクルに対し１２、
５ Ｋｌ（ｚ信号が低くなる毎に低くなる。

（他方、可は高くなる）。

信号Ｑ２は２．８ＭＨｚ信号の１サイクルで１２．５
ＫＨｚの信号が低くなるに追従して高い値から低い値に
変化する。

これらの種々の信号間の位相関係を第６図に示す。

従って、信号Ｑ２は５５クロツクパルスが消滅する毎に
クロックパルスＱ１の最後に続いて生ずる。

ラインドライバー８８はクロック信号回路に用いたライ
ンドライバー８４と同じ構造のものとする。

信号５ＥＮＤのない場合、ラインの高い側がラインドラ
イバー８８によって引出される電流により−０，５ボル
トに保持され５ＥＮＤは第１電圧となる。

電流の流出を５ＥＮＤから５ＥＮＤに切替えることによ
ってラインドライバー８８により送信線路２０に信号が
そう人される。

次に、線路中継接続器を第７〜１１図につき説明する。

前述したように、第１図に示す接続器４６．４６は交換
機の残りの部分の種々の人力および出力装置間を接続す
るインターフェイスを設けるもので使用される入力およ
び出力装置の形式によって構造が僅かに変化する。

線路中継接続器は交換機の残りの部分と第１図の制御卓
４８と共に用いられるような単−無電鍵電話機５０．５
０との間を接続するインターフェイスとして作用する。

図示の通信交換機に用いられる電話機においては、電話
機内の既知の適当な電気機械的呼出信号器を電子的呼出
信号器に取替えているが、その他の全ての点においては
、標準的２通信音押釦ダイヤル電話機と同様の構造とす
る。

回線接続器を第７図に線図的に示す。

図面に示すように、回線接続器は主として受信回路９０
と、伝送回路９２と、ハイブリッド回路９４と、論理回
路９６とで構成される。

これらのユニットの全てを１枚のプリント回路板に設け
るのが良く個々の回路装置の他の構成部分または多数の
一体回路チップの少なくとも一部として構成するのが良
い。

第８〜１１図においてこれらのユニットをＡ１−Ａ１４
で示し、それぞれを後述する機能を有するよう構成する
。

第７図に示す受信回路９０を第８図に更に詳細に示す。

第８図において、受信クロック線路２６から平衡ブリッ
ジ結線を経て導出した受信クロックパルスをバイポーラ
半導体チップＡ１に供給する。

これらの受信り田ツクパルスをバイポーラ半導体チップ
Ａ１に緩衝の目的で一時保持し、平衡クロック信号ＣＬ
ＯＣＫとして平衡ライン９８を介しバイポーラ・ＭＯＳ
インターフェイス半導体チップＡ７へ転送する。

このインターフェイス半導２体チップＡＩにおいて単極
性負方向クロック信号ＣＬＯＣＫが再生され、論理回路
９６において使用できる状態に調整される（パルス振幅
および直流ベースレベルの両方が調整される）。

更に、インターフェイス半導体チップＡ７において負方
向間１勘信号５ＹＮＣを発生しくクロックパルスの欠如
に応答して各通信フレーム中に１回）、これを論理回路
９６へ転送する。

通信受信線路２２から平衡ブリッジ結線を経て導出した
受信信号パルスもバイポーラ半導体チツ；プＡ１に供給
する。

かかる受信信号パルスはバイポーラ半導体チップＡ１に
緩衝の目的で一時保持し、このチップＡ１において伸長
し、平衡データ信号ＤＡ、ＴＡとして平衡ライン１００
を経てバイポーラＭＯＳインターフェイス半導体チップ
Ａ７へ。

転送する。

すなわち、特定のタイムスロットにパルスが存在しない
場合には、バイポーラ半導体チップＡ１の出力端子には
データ信号ＤＡＴＡは現わレス、特定のタイムスロット
パルスが存在する場合には、バイポーラ半導体チップＡ
１の出力端子・に標準振幅および持続時間の平衡データ
信号パルスＤＡＴＡが現われる。

バイポーラ・ＭＯＳインターフェイス半導体チップＡＩ
において、単極性負方向データ信号ＤＡＴＡが再生され
、論理回路９６において使用できる状態に調整される。

ＲＧＡＴＥ信号を論理回路９６からライン１０３を経て
バイポーラ半導体チップＡ１に供給する。

ＲＧＡＴＥ信号が特定クロックパルスの後端縁において
高レベルである場合、この場合には、ランプ波形電圧が
（バイポーラ半導体チップＡ１において）発生し、この
ランプ波形電圧は通信受信線路２２からの後続の受信信
号パルスの後縁においてリセットされる。

ＲＧＡＴＥ信号が低レベルの場合には、ランプ波形電圧
は発生しない。

平衡形態のランプ波形電圧がバイポーラ半導体チップＡ
１の出力端子から平衡ライン１０２へ復調信号ＤＥＭＯ
Ｄとして送出される。

この信号は基本的にパルス幅復調器である半導体チップ
Ａ２へ転送し、これに緩衝の目的で一時保持し、チップ
Ａ４での使用に好適な状態に調整する。

この状態の調整後、単極性復調信号が能動多極フィルタ
であるチップＡ４に転送される。

チップＡ４の出力は到来音声帯域信号であり、これをラ
イン１０４を経てハイブリッド回路９４へ転送する。

チップＡ４の出力の一部をチップＡ２へ返送してチップ
Ａ２における回路の動作点を自動的に調整し得るように
する。

第７図に示す伝送回路９２を第９図に更に詳細に示す。

第９図に示すように、送信クロック線路２４から平衡ブ
リッジ結線によって導出した送信クロックパルスをバイ
ポーラ半導体チップＡ１０に供給する。

これらの送信クロックパルスをバイポーラ半導体チップ
Ａ１０に緩衝の目的で一時保持し、平衡クロック信号Ｃ
ＬＯＣＫとして平衡ライン１０６を経てバイポーラ・Ｍ
ＯＳインターフェイス半導体チップＡ１１へ転送する。

このインターフェイス半導体チップＡ１１において、単
極性負方向クロック信号ＣＬＯＣＫを再生し、論理回路
９６で使用できる状態に調整する。

さらに、インターフェイス半導体チップＡ１１において
、負方向同期信号５ＹＮＣを発生し、これを論理回路に
転送する。

ここで明らかなように、インターフェイス半導体チップ
Ａ１１で生じるクロックおよび同期信号ＣＬＯＣＫおよ
び５ＹＮＣは送信クロック線路２４を経て送られるクロ
ックパルスから得られたものであり、他方、これらのク
ロックパルスは第８図のインターフェイス半導体チップ
Ａ７で受信クロック線路２６によって送られたクロック
パルスから得られたものである。

これらの２組のクロツクパルスは時間的に一致したもの
であってもあるいは一致しないものであっても良い。

ハイブリッド回路９４からライン１０８を経て供給され
る音声帯域信号を能動多極フィルタＡ ９に通した後、
バイポーラ半導体チップＡ１０に音声入力として転送す
る。

５ＧＡＴＥ信号を論理回路９６からライン１１０によっ
てバイポーラ半導体チップＡＩＯに供給する。

Ｓ ＧＡＴＥ信号が特定クロックパルスの後端縁におい
て高レベルである場合、この場合にはランプ波形電圧が
（バイポーラ半導体チップＡ１０において）発生し、こ
のランプ波形電圧がバイポーラ半導体チップＡ、１０に
転送される音声信号の電圧に一致する際リセットされる
。

５ＧＡＴＥ信号が低レベルの場合には、ランプ波形電圧
は発生しない。

ランプ波形電圧が発生する場合には、平衡パルスが通信
送信線路２０に伝送される。

この平衡パルスの開始はランプ波形電圧の開始と一致し
、パルスの終端はランプ波形電圧のリセットと一致する
。

したがって、この出力パルスはバイポーラ半導体チップ
Ａ、 １０への音声信号出力によってパルス幅変調され
る。

バイポーラ半導体チップＡ１０からの出力信号を電圧パ
ルスとしてではなく平衡電流パルスとして（平衡）通信
送信路線２０に注入する。

零入力状態において、通信送信線路の５ＥＮＤ側は低レ
ベルであり、５ＥＮＤ側が高レベルとなる。

５ＥＮＤ側（この５ＥＮＤ側は負方向電圧パルスを発生
する）から電流を引き出し、この電流を５ＥＮＤ側（こ
の５ＥＮＤ側は正方向電圧パルスを発生する）に電流を
供給することによって通信送信線路の信号パルスが生ず
る。

バイポーラ半導体チップＡ１０が零入力である場合には
、バイポーラ半導体チップＡＩＯは通信送信線路の５Ｅ
ＮＤ側から電流を引き出し、５ＥＮＤ側からは電流を引
き出さない。

Ｓ ＥＮＤ側から引き出された電流は定電流源１１２に
よつ。

て供給される等しい大きさの電流によって平衡される。

バイポーラ半導体チップＡ−１０が零入力の場合には、
通信送信線路の５ＥＮＤ側または５ＥＮＩ−）側の何れ
の側にもまたは何れの側からも正味電流が流れない。

（バイポーラ半導体チップＡ１０による）パルスの伝送
中、通信送信線路の５ＥＮＴ）側から電流が引き出され
、５ＥＮＤ側からの電流の引き出しは停止される。

したがって、定電流源１１２は所望の電流（この電流は
バイポーラ半導体デツプＡ１０によってはもはや引き出
されない）を通信送信線路の５ＥＮＤ側に供給する。

第７図に示すハイブリッド回路９４を第１０図に更に詳
細に示す。

第１０図においてＡ６は能動ハイブリッドを示す。

受信回路フィルタＡ４からの到来音声信号を関連する電
話機５０に転送するも、伝送回路の伝送フィルタＡ９に
は転送しない３（電話機からの）送出音声信号を伝送回
路フィルタＡ９に転送する。

バイアス電流を電話機に供給する部品Ａ５には電流セン
サを設けて電話機がオンフック状態かオフフック状態か
を決定することができるようにする。

Ａ５によって発生されるディジタルフック信号ＨＯＯＫ
が電話機の（オンフックまたはオフフック）状態を論理
回路９６に指示し、電話器がオンフック状態の場合に高
レベルに進行する。

関連する電話機における電子呼出信号器を論理回路９６
からのディジタルＲＩＮＧ信号のレベルに応登してＡ５
によって発生するＤＣＲＩＮＧ出力信号によって制御す
る。

ディジタルＲＩＮＧ信号は通常低レベルである。

ＤＣＲＩＮＧ出力信号は通常大地電位であるが、電話機
の電子呼出信号器を作動して電話機が鳴る際（ディジタ
ルＲＩＮＧ信号が高レベルになる際）、負電位となる。

Ａ５におけるインターロックはフック信号ＨＯＯＫが低
レベルである際にＤＣＲＩＮＧ信号を大地電位にするよ
う構成されている。

第７図に示す論理回路９６を第１１図に更に詳細に示す
。

第１１図に示すように、レベルシフト回路１１４および
１１６は正方向ゲー］・信号ＲＧＡ−ＴＥおよび５ＧＡ
ＴＥ（Ａ８で発生される）を第８図に示すバイポーラ半
導体チップＡ１および第９図に示すバイポーラ半導体チ
ップＡ１０で使用し得る状態に調整する。

記憶ユニツｌ−Ａ、３は接続器のダブル−６アドレスを
記憶し、この情報をユニット八８に与えることができる
ように構成する。

論理回路の残りの部分をユニツｌ−Ａ ８に設け、これ
を単極性ＭＯ８積分回路半導体チップで構成することが
できる。

ユニット八８には５５ピツ１へ再循環シフト（聴取命令
）レジスタを設け、これに受信回路９０からのクロック
信号ＣＬＯＣＫを供給する。

このレジスタに記憶されたビットによってＲＧＡＴＥ信
号の発生を制御する。

任意の時間スロワＩ・中にシフトレジスタの出力に「１
」が現われる際、受信りロック線路２６に現われる後続
のクロ゛ンクノ〈ルス中にＲＧＡＴＥ信号が発生され、
次の時間スロット中に通信受信線路２２から接続器は受
信する。

聴取命令レジスタ内に記憶された情報を指令メツセージ
によって周期的にアップデートし、この情報は各通信フ
レームの最初の４個の時間スロット中にデータ信号ＤＡ
ＴＡ−とじてユニットＡ８に現われる。

各ブロックの４個のビットの語は指令メツセージの一部
であってもなくても良い。

指令メツセージは２個のアドレス語と１３個のレジスタ
ー語とよりなっている。

各到来語は同期語（ｌ−１−１１１，Ｊの形の語が同期
語である）であるか否かをユニット八８によってチェッ
クされる。

各指令信号の前に２個の連続した同期語が送られる。

したがって、２個の連続した同期語が検出される場合、
次に入って来る２個の語（これらはアドレス語であるは
ずである）はＡ３に記憶されたアドレスに対照してチェ
ックされる。

このチェックに際して一致しない場合には、メツセージ
の残りの部分はレジスターされず、・ユニツ１−Ａ８は
同期語のザーチを続ける。

チェックに際して一致した場合には、メツセージの残り
の１３個の語（レジスター語）は聴取命令レジスターに
入れられ、このレジスターにおいて５２個の記憶ビット
に置き換えられる。

エントリーは各シ語を記憶し、シフト−レジスター再循
環サイクルにおける適当な時点にまで保持した後、前に
記憶した４個の対応するビットを再循環させる代りに新
しい語の４個のビットにクロックすることによって行な
われる。

ユニツ１−Ａ８のリング出力ＲＩＮＧを聴取命令レジス
ターの１３個のレジスター語に含まれている。

５２個のビットの最後のビットによって制御する。

この最後のビットはリングビットと呼ばれる。

リングビットが「１」である場合、リング出力 。

ＲＩＮＧは高レベルであり、電子呼出信号器を作動する
も、リングビットが「１」でない場合にはリング出力Ｒ
ＩＮＧはイ氏レベルである。

ユニットＡ８には２個の計数器、すなわち８状態カウン
タと７状態カウンタとを設ける。

これらのカウンタは伝送回路９２からのクロック信号Ｃ
ＬＯＣＫによって前進され、伝送回路９２からの同期信
号５ＹＮＣによってリセットされる。

各コミュテーションフレーム中に１回の割合で、カウン
タの内容が記憶ユニットＡ３に記憶されたダブル−６ア
ドレスに一致する。

かかる一致が生じる際、送信りランク線路２４に現われ
る後続り田ンクバルスによって５ＧＡＴＥ信号が発生さ
れまたは発生されないこともある。

５ＧＡＴＥ信号が発生される場合には、次の時間スロッ
ト中に接続器が（通信送信線路２０を経て）伝送する。

５ＧＡＴＥ信号の発生はフック信号Ｉ（００にの状態に
よって、また聴取命令レジスタの内容によって制御され
る。

レジスタが複数の「１」を記憶していないか、またはリ
ングビットの位置に１個の「１−１だけを記憶している
場合には空白であると云われ、これ以外の場合は空白で
ないと云われる。

５ＧＡＴＥ信号の発生条件る次に要約する。

（ａ） フック信号ＨＯＯＫが高レベル（電話器がオ
ンフック状態）で、聴取命令レジスタが空白である場合
、５ＧＡＴＥ信号は発生されない。

（ｂ）フック信号ＨＯＯＫが低レベル（電話器がオフフ
ックの状態）で、聴取命令レジスタが空白でない場合、
各通信フレーム中に５ＧＡＴＥ信号が発生される。

（ｃ） 上述した（ａ）および（１））の場合以外の
場合、（すなわち、フック信号ＨＯＯＫが高レベルで、
聴取命令レジスタが空白でない場合およびフック信号Ｈ
ＯＯＫが低レベルで、聴取命令レジスタが空白である場
合）交互の通信フレーム中に５ＧＡＴＥ信号が発生され
る（１個おきのフレームに１個の５ＧＡＴＥ信号が発生
される）。

次に、第１２図ないし第１９図につきトランク接続器お
よびトランクインターフェイスユニットにつき説明する
。

ｌ・ランク接続器は交換器の残りの部分と第１図に２５
で示すようなトランクインターフェイスユニットとの間
を接続するインターフェイスとして作用し、トランクイ
ンターフェイスユニット２５は単一 ２方向トランクに
信号を送信しまたトランクから受信することができ、ル
ープスタートトランクまたは接地スタートトランクで構
成することができる。

好ましくは、予定のトランクラインに関連するトランク
インターフェイスユニットおよびトランク接続器の双方
を１枚のプリント回路板に設け、したがって一緒に記載
する。

他の事柄は別として、交換器に関連する電話器が２信号
音押釦ダイヤルを具えていても、トランク接続器および
関連するトランクインターフェイスユニット６」標準型
のローターり式タイヤルフォーマットでアウトダイアリ
ングパルス信号を与える。

トランク接続器およびこれに関連するトランクインター
フェイスの概略のブロック線図を第１２図に示す。

第１２図においてトランクインターフェイスユニットを
５２で示し、トランク接続器を受信回路１１８と、伝送
回路１２０と、ハイブリッド回路１２２と、論理回路１
２４きで構成する第１２図に示すこれらの部品の全てを
多数の集鑓回路半導体チップまたは個々の回路素子のユ
ニット化した組立体の少なくとも一部で構成するのが良
く、第１３図にこれらのユニッ１４Ａ１２〜Ａ２６で示
し、各ユニットを次に記載する機能を行なうよう構成す
る。

第１２図に示す受信回路１１８を第１３図に詳細に示す
。

第１３図に示すように、受信クロック線路２６から平衡
ブリッジ結線によって導出した受信り田ツクパルスをユ
ニットＡ１６に供給する。

これらの受信クロックパルスをユニツｌ−Ａ、１６に緩
衝の目的で保持し、ユニットＡ１７に転送する１このユ
ニットＡ１７において、単極性負方向クロック信号ＣＬ
ＯＣＫを再生し、論理回路で使用し得る状態に調整する
。

さらに、ユニツ１−Ａ１７において、負方向同期信号５
ＹＮＣを受信クロックパルスの欠如に応答して各コミュ
テーションフレーム中に１度の割合で発生し、この同期
信号を論理回路１２４に転送する。

通信受信線路２２から平衡ブリッジ結線によって導出し
た受信信号パルスをもまたユニッｌ−Ａ、１６に供給す
る。

これらの受信信号パルスをユニットＡ１６に緩衝の目的
で保持し、伸長した後、平衡データ信号ＤＡＴＡとして
ユニツ１−Ａ１７に転送する。

特定の時間スロットにパルスがない場合、ユニツ１−Ａ
１７の出力にデータ信号ＤＡＴＡは現われず、特定の時
間スロットにパルスが存在する場合に、標準振幅および
時間の平衡データ信号パルスＤＡＴＡ＃≦現われる。

ユニツｌ−Ａ１７において、単極性負方向ＤＡＴＡ信号
を再生し、論理回路１２４およびトランクインターフェ
イスユニット５２で使用し得る状態に調整する。

論理回路１２４からＲＧＡＴＥ信号をライン１２６によ
ってユニツｌ−Ａｌ６に供給する０ＲＧＡＴＥ信号が特
定の受信クロックパルスの後端縁において高レベルにな
る場合、この場合には波形電圧が（ユニットＡ１６にお
いて）開始され、後続の傾信パルスの後端縁においてリ
セットする。

Ｒ（ＢＡＴＡ信号が低レベルである場合、ランプ波形電
圧は叫始されない。

平衡状態のランプ電圧がＤＥＭＯＤ（Ｐ’Ｑ−Ｌしてユ
ニットＡ１６の出力に現われる。

ユニツ１−Ａｌ６から平衡ＤＢＭＯＩ）信号がユニット
Ａ１２に転送され、ユニットＡ１２において信号を緩僅
の目的で保持し、調整する。

調整後、単極性に俊えた信号を能働多極フィルタＡ１４
に転送し、このフィルタの出力は大音声帯域信号でハイ
ブリッド回路１２２に送られる。

フィルタＡ１４の出力の一部をその構成部品における回
路の作動点の自動調整のためユニットＡ１２にフィード
バックする。

平衡ＤＥＭＯＤ信号をもったユニッ１−Ａ２７に送り、
このユニツｌ−Ａ２７において単極性正方向ＤＥＭＯＤ
信号を再生し、トランクインターフェイスユニット５２
によって使用し得る状態に調整する。

第１２図の電送回路を第１４図に更に詳細に示す。

第１４図に示すように、送信クロック線路２４から平衡
ブリッジ結線によって導出した送信クロックパルスをユ
ニットＡ１０に供給スル。

これらの送信クロックパルスをユニツ１Ａ１０において
緩衝の目的で保持し、平衡クロック信号としてＡ１７に
転送する。

Ａ１７において、単極性負方向クロック信号ＣＬＯＣＫ
を再生し、論理回路１２４およびトランクインターフェ
イスユニット５２で使用し得る状態に調整する。

さらに、Ａ１７において、単極性負方向同期信号５ＹＮ
Ｃを発生し、論理回路およびトランクインターフェイス
ユニットに転送する。

この点において留意すべきことは、Ａ１７が２組のクロ
ック信号ＣＬＯＣＫおよび２組の５ＹＮＣ信号を発生す
ることである。

これらの信号のそれぞれの１組を受信クロック線路２６
に現われる受信クロックパルスから導出し、他の組を送
信、クロック線路２４上に現われる送信クロックパルス
から導出する。

２組を時間的に一致するものとすることができ、あるい
は一致しないものとすることができる。

ハイブリッド回路１２２から出る音声帯域信号を能働多
極フィルタＡ１８に転送し、音声入力としてユニツ１Ａ
１９に送出する。

５ＧＡＴＥ信号を論理回路１２４からライン１２８によ
って論理回路１２４およびトランクインターフェイスユ
ニット５２に供給する。

５ＧＡＴＥ信号が％定の送信クロックパルスの終端縁で
高レベルである場合、この場合にはランプ波形電圧が（
ユニットＡ１９において）開始され、このランプ波形電
圧がユニツｌ−Ａｌ９に現われる音声信号の電圧に一致
する際に、ランプ波形電圧はリセットする。

５ＧＡＴＥ信号が低い場合、ランプ波形電圧は開始され
ない。

ランプ波形電圧が開始される場合平衡パルスが通信送信
線路２０によって伝送される。

パルスの開始はランプ波形電圧の開始に一致し、パルス
の終了はランプ波形電圧のリセットに一致する。

したがって、出パルスはユニッ１−Ａ−１９への音声入
力によってパルス幅変調される。

第９図に示す回線接続器の伝送回路につき上述したと同
様に出信号は平衡通信送信線路に電圧パルスとしてより
もむしろ平衡電流パルスとして注入される。

１１２は一定電流源を示す。ハイブリッド回路１２２を
第１５図に更に詳細に示す。

このハイブリッド回路２２を既知の適当な能動ハイブリ
ッドユニツドユニットＡ１５で構成する。

受信回路の受信フィルタＡ、 １４から入る音声信号を
トランクインターフェイスユニットによって１〜ランク
ラインに転送するも、伝送回路１２０の伝送フィルタＡ
１８には転送しない。

トランクラインを経て出る音声信号を伝送フィルタＡ１
８に転送する。

論理回路１２４を第１６図につき更に詳細に説明する。

第１６図に示す回路において、Ａ１３は記憶装置であり
、ハードウェア形状のトランクカードのダブル−６のア
ドレスを記憶し、この情報を主論理ユニットＡ１３に得
られるようにする。

Ａ２８は指示Ｌ Ｅ Ｄを含み、後述するようにトラン
ク接続器が通話中か否かを指示する。

Ａ−２９はレベルシフト回路を示す。

主論理ユニットまたは半導体チップＡ、１３には５５ビ
ツトの循環シフト（聴取命令）レジスタを設け、このレ
ジスタを受信回路１１８からのＣＬＯＣＫ信号によって
作動する。

聴取命令レジスタに記憶したビットによってＲＧＡＴＥ
信号の発生を制御する。

任意の時間スロット中に聴取命令レジスタの出力に「１
」が現われる際、後続するクロックパルス中にＲＧＡＴ
Ｅ信号が受信クロック線路２６に発生し、後続する時間
中に通信受信線路２２からトランク接続器が信号を受信
する。

各通信フレームの最初の４個の時間スロット中にデータ
イ言号ＤＡＴ、ＡとしてＡ、１３に現ゎゎ２る十旨令メ
ツセージによって聴取命令レジスタの内容を周期的にア
ップデー１〜する。

前述したように、４個のピッ］・よりなる各ブロックが
１語であり、この語は指令メツセージの一部であるか一
部でない場合がある。

指令メツセージは２個のアドレス語と１３個のレジスタ
ー語とよりなる。

入ってくる各語をテス１へして同期語（ｒ １ ｉ ｉ
ｌ」の形の語であれば同期語である）であるが否かを調
べる。

各指令メツセージの前に２個の続いた同期語が送られる
。

したがって、２個の続いた同期語が検出される際、次に
人ってくる２個の語（これらの語は必ずアドレス語であ
る）をＡ２０に記憶されているアドレスに対してチェッ
クする。

このチェックの結果、合致しない場合には、メツセージ
の残りは用いられず、主論理Ａ１３は引続き同期語を調
べる。

チェックの結果、合致している場合には、残りの１３個
の語を保持し、これらのメツセージのレジスター語を聴
取命令レジスターに入れ、この１／ジスクーにおいて、
これらの語を５２個のビットとして記憶する。

かようにして各語を記憶し、シフトレジスター循環サイ
クルの適当な点まで保持した後、前に記憶していた４個
の対応するビットを循環させる代りに新しい語の４個の
ビットをクロック信号とする。

図面に示すように、主論理Ａ１３のＢＥＬＬ出力信号を
聴取命令レジスターのレジスター語に含まれている５２
個のビットの中の最後のビットによって制御する。

この最後のビットは「リング−１ビツトと呼ばれる。

聴取命令レジスターに記憶されたリングビットが「１」
である場合、ＢＥＬＬ信号は高レベルである。

論理ユニツｌ−Ａ１３にはまた２個のカウンター、すな
わち８状態カウンターと７状態カウンターとを設ける。

各通信フレーム中に１回の割合で、カウンターの内容が
Ａ２０に記憶されたダブル−６アドレスに一致する。

かよ・うに一致する場合でも、送信クロック線路２４に
現われる後続クロックパルスによってＳ ＧＡＴ Ｅ信
号が発生または発生しない場合がある。

５ＧＡＴＥ信号を発生する場合、レベルシフト回路Ａ２
９はＡ２８からの信号によって不可能でなく、後述する
ように、後続する時間スロット中にトランク接続器は通
信送信回路２０に伝送する。

レベルシフ１〜回路Ａ１９が不可能でない限り伝送回路
１２０に転送される５ＧＡＴＥ信号はオンフック信号０
ＮＨＯＯＫの状態によってまた聴取命令レジスターの内
容によって制御される。

聴取命令レジスターが複数の「１」を記憶していない場
合、または１個の「１」だけをリングビット位置に記憶
している場合を「空白」と言い、これ以外の場合を「空
白でない」と云う。

Ｓ ＧＡＴ Ｅ信号は次の。規則に従って発生される。

（ａ） オンフック信号０ＮＨＯＯＫが高レベルであ
り、聴取命令レジスターが空白である場合、５ＧＡ−Ｔ
Ｅ倍信号発生されない。

（ｂ） オンフッ久信号０ＮＨＯＯＫが低レベルであ
り、ｊ聴取命令レジスターが空白でない場合、各通信フ
レーム中にＳＧＡ、ＴＥ倍信号発生する。

（ｃ） 他の全ての場合にはぐオンフック信号が高レ
ベルで、レジスターが空白でない場合、オンフック信号
が低レベルでレジスターが空白である２’４合）、交互
の通信フレーム中に（１個おきのフレームに１個の）Ｓ
ＧＡＴＥ信号が発生される。

話中／ＩＦ常スイッチをＡ２８に設ける。

このスイッチが「話中」位置にあると、Ａ２９は不可能
の状態となる。

これにより、伝送回路に５ＧＡＴＥ２信号は入らず、し
たがってトランク接続器は交換機の通信受信線路に信号
を伝送しない。

すなわち、交換機の立場から云って、話中／正常スイッ
チが「正常」位置にある場合は、Ａ２８はトランク接続
器の作動に影響を与えず、関連する指示Ｌ Ｅ Ｄ 、
：ｉ駆動するに過ぎない。

話中／正常スイッチが「話中」位置にある場合、指示Ｌ
ＥＤが出る。

話中／正常スイッチが「正常」位置にある場合、「話中
」信号が高レベルにある場合にＬＥＤが出る。

トランクインターフェイスユニット５２の構造３を第１
７図に詳細に示す。

ハイブリッド回路をトランク結合用変成器１３０の交換
機に接続し、ダイオードリミッタ−回路１３２は前述し
た点に現われる電圧を制限する。

アウトパルス作用中に作動されるミューティング４リレ
ーＫＭは結合用変成器の交換機側を短絡し、バイブリッ
ジ回路および大地間に抵抗１３４を挿入する（代りに）
。

結合用変成器１３０を９００オームトラツクまたは６０
０オームトラツクのいづれかにトランク接続器を合致さ
せるよう接続することができ、第１７図にはかかる接続
を省略している。

１へランクラインの半導体側を結合用変成器１３０の１
〜ランク側の一端に接続する。

図示のループリレーＫＬを作動する際、トランクライン
のリング側を結合用変成器１３０のトランク側の他端に
接続する。

図示のスタートリレーＫＳを作動する際、トランクライ
ンのリング側を抵抗１３６を経て接地接続する。

トランク接続器を関連する選択スイッチ（図示せず）の
設定にしたがって接地スタートモードまたはループスタ
ートモードのいづれかの方式で作動し得るよう調整する
ことができる。

接地スタートモードでは、トランクラインの半導体チッ
プ側から交換機大地に高インピーダンスＤＣ通路が通じ
るが、ループリレーＫＬまたはミューティングリレーＫ
Ｍを作動する場合には高インピーダンスＤＣ通路は遮断
される。

接地スタートモードではトランクラインから交換機への
他のＤ Ｃ通路は存在ぜず、またループスタートモード
ではいかなる時にもＤＣ通路は存在しない。

更に、第１７図に示すように、ループ電流検出器Ａ２２
は結合用変成器１３０のトランク側にＤＣ電流を送る（
ループリレーＫＬが作動されない場合は電流が流れない
こと勿論である）。

結合用変成器のトランク側にループ電流が何れかの方向
に流れる場合、出力ＬＩは高レベルであり、上述の電流
が流れない場合には、出力Ｌ Ｉは低レベルである。

反対方向にループ電流が流れる場合（すなわち、半導体
チップがリングに対して負極性を示し、ループリレーＫ
Ｌが作動される場合）、出力ＲＬＩは低レベルになり、
ループ電流が流れない場合、高レベルになる。

Ａ３０は自動的に調整されたＤＣ分路で、この分路は、
結合変成器１３０のトランク側におけるＤＣ電流が許容
し得る不飽和レベルより高くなるのを防止する。

この分路は、トランクのループ抵抗における変化を自動
的に補償する。

ユニツ１−Ａ２４は、呼出信号検出器で、呼出信号電圧
が半導体チップと呼出信号発生器との間に現われる場合
に高レベルになる出力信号ＲＤＯを有し、この出力信号
ＲＤＯは上述した以外の場合には低レベルである。

最後に、ユニットＡ２３は極性検出器である。

接地電圧開始モード（ループ開始モードでは生じない）
において、半導体チップが呼出信号発生器に対して正で
あり、ループリレーＫＬまたはミューティングリレーＫ
Ｍのいずれもが作動しない場合、信号Ｃ０８Ｔは低レベ
ルになる。

いずれのモードにおいても半導体チップが呼出信号発生
器に対して負である場合、Ｃ０８Ｔは低レベルになる。

半導体チップと呼出信号発生器との間に電圧がない場合
、Ｃ０８Ｔは高レベルである。

すなわち、半導体チップが呼出信号発生器に対して正で
ある場合、００８丁はループ開始モードにおいて常に高
レベルであり、ループリレーまたはミューティングリレ
ーが作動される場合、または両リレーが作動される場合
に大地電圧開始モードにおいて高レベルである。

第１１図に示す構成部品の他に、トランクインターフェ
イスユニット５２にはまた第１８および第１９図に示す
他の論理回路を設ける。

先ず、第１８図において、信号Ｃ８Ｔはトランク接続器
が。

大地電圧開始モードで作動される際にＣ０８Ｔと一致し
、かつトランク接続器がループ開始モードで作動される
際に常に低レベルである。

ミューティングリレーはアウトパルスにのみ含まれ、こ
のリレーを制御する（アウトパルス中ループリレー 。

ＫＬをも制御する）論理回路は第８図に図示されていな
い。

トランクラインが使用中でない場合、またサービスに対
するリクエストがない場合、交換機または中央局によっ
て、信号ＢＥＬＴ、、ＲＤＯ（呼出信号。

検出器出力）およびＣ０３Ｔ（中央局開始）は低レベル
である。

従って、信号ＲｆＰ（プログレスにおける呼出信号）お
よびＡＰＰＢＵＳＹ（接続器話中）は低［ノベルで信号
音０ＮＨＯＯＫは高レベルである。

ＥＸＴ（外部起動なし）は高レベルでＳＫまたは。

ＫＬはいずれも作動されない。

中央局からのサービスに対するりクエストを信号Ｂ Ｅ
Ｌ Ｌを高レベルにセットすることによって交換機に
よって開始することができる。

この点において、信号ＡＰＰＢＵＳＹは高レベルとなり
、（信号・ＥＸＴは高レベルであるから）オンフック信
号０ＮＨＯＯＫは低レベルになる。

交換機はこのオンフック信号（低レベル）の新しい状態
を検出し、トランク接続器によってサービス゛リクエス
トの知識としてこの状態を解釈し実行する。

接地開始モードにおいて、ＢＥＩ、Ｌが高レベルになる
（Ｃ８ＴおよびＥＸＴの両方カミ高レベルであるから）
場合、ＫＳが作動され、トランクのリング側を接地接続
する。

半導体チップをリングに対して正にすることによって中
央局は応答し、（Ｉ）ＳＴおよびＣ８Ｔを高レベルにす
る（またＣ８Ｔを低レベルとし、ＫＳを解放する）。

ＢＥＬＬおよびＣ８Ｔが高レベルでＥＸＴが高レベルで
あることによって、ＬＣは高レベルとなりＫＬを作動す
る。

従って、１，１は高レベルとなる。

ＫＬが作動される際、極性検出器は遮断される。

しかし、Ｃ０８Ｔが高レベルになる（またＣ８Ｔが低レ
ベルになる）前に、遅延が生ずる。

この遅延期間中、ＥＸＴは低レベルにセットされ、これ
により接続を完了する。

ループ開始モードにおいて、Ｃ８Ｔは常に高レベルであ
り、Ｃ８Ｔは常に低レベルである。

従って、ＫＳは不可能状態にある。

Ｂ Ｅ Ｌ Ｔ、が高レベルになるや否や、ＬＣは高レ
ベルになりまたＬＩが高レベルになるや否や（ＫＬの作
動に引続いて）ＥＸＴは低レベルになる。

中央局によって開始されるサービスに対するリクエスト
は、半導体チップおよびリング間に電圧をかけることに
よって行なわれる。

この電圧は、接地開始モードにおいてはいずれの極性で
あってもよいが、しかし、ループ開始モードにおいては
チップがリングに対して負であることが必要である。

更に、中央局によって呼出信号を送ることができる。

いずれの場合においても、ＡＰＰＢＵＳＹは高レベルと
なり、ＥＸＴは高レベルであるから、０ＮＨＯＯＫは低
レベルになる。

交換機はＢＥＩ、Ｌを高レベルにセットすることによっ
て応答し、αｙ斤が低レベルである場合に、ＫＬを作動
し、これにより、ＥＸＴを低レベルにセットする。

ＫＬが作動された後、Ｃ０８Ｔが正常の高レベルに復帰
する。

ループ電流を遮断することによって中央局によって接続
が切られる。

ＥＸＴが低レベルであることによって０ＮＨＯＯＫは高
レベルになる。

これと同時にＫＬは解放される。

０ＮＨＯＯＫが高レベルになる場合、ＢＥＬＬを低レベ
ルにすることによって交換機は応答し、ＥＸＴを高レベ
ルにセットし接続を完全に切る。

ＢＥＬＬを低レベルにすることによって交換機によって
接続が切られる。

すなわち、ＥＸＴを高レベルにセットしまたＫ Ｌを解
放する。

従って、０ＮＨＯＯＫは高レベルとなり、接続を完全に
切る。

アウトパルスに関連するトランクインターフエイスユニ
ツＩ・回路の残りの部分を第１９図に示す。

。第１９図において、Ａ−２１は２個の４ビットシフト
レジスターを構成し、これら両レジスターのデーターイ
ンプットは高レベルである。

第１９図の左側に示すシフトレジスターＡ２１は、伝送
回路１２０からのクロック信号Ｃ１、ＯＣＫによって前
進。

され、受信回路１１８からのデモード信号ＤＥＭＯＤに
よってリセット（クリヤー）される。

従って、トランク接続器の受信中のタイムスロット（時
間スロット）指令時間スロット以外を除いて、左側のレ
ジスターの出力Ｑ１は高レベルに保持される。

ノ第１９図の右側に示す他方のシフ１へレジスターは伝
送回路１２０からの同期信ｑｓｙＮｃによって各コミュ
テーションフレームにおいて１回ずつ前進される。

このシフトレジスターは、ＢＥＬＬが低レベルである場
合に連続的にリセットされパルスを２発生しその出力Ｑ
３は常に低レベルである。

ＢＥＬＬが高レベルである場合、出力Ｑ１が低レベルで
ある時間スロット中にＤＡＴＡが低レベルになる際に右
側シフ（〜レジスターはリセットされる。

トランク接続器カ月個の時間スロット（指令時２間スロ
ット以外の）中に受信し、この時間スロットにおける信
号パルスが２個以上の順次のコミュテーションフレーム
に対し空白である場合、ＰＵＬＳＥは高レベルとなりこ
の高レベルを信号パルスが再び現われるまで維持する。

従って、トラ、［ンク接続器が受信する時間スロットに
おいて信号パルスを周期的に遮断することによってアウ
トパルスが行なわれる。

各遮断期間中、ループリレーＫＬが解放されトランクに
おけるンレープ電流は回転式ダイヤルと全く同じ方法で
遮断される。

１ （１ｍ ｊのディジットアウトパルスシーケンスの
開始時にループリレーが先ず最初に解放される際に、ミ
ューティングリレーＫＭが作動される。

ミューティングリレー制御装置には遅延装置を設け−Ｌ
述した１個のディジットアウトパルスシーケンスが完了
・し終るまでリレーＫＭ力ＩＩＪ’Ｆ放されないように
する。

次に、第２０〜２６図により主レピータについて説明す
る。

第４図により前述したように、主レピータ５６は共通制
御装置３４の一部を構成する。

この主レピータは交換機の周辺装置と共通制御装置のプ
ロセッサー５８および信号音デコーダー受信器６２゜６
２との間の共通インターフェイスとして働らく。

主レピータの機能を第２０図にブ寵ツク線図で示す。

第２０図に示すように、主レピータには機能的構成部品
として、クロック回路１３８と、信号回路１４０と、伝
送回路１４２と、論理回路１４４と、インターフェイス
回路１４６とを設は〕る。

これらの回路のそれぞれについては、第２１図〜第２６
図につき詳細に説明するが、主レピータの基本的機能は
通信送信線路２０によって受信される人力信号の経路お
よび通信受信線路２２に注入される出力信号源を信号回
路１４０を経て制御するこ吉にある。

すなイつち、任意の予定の時間スロワ１へに現われる人
力信号については、これらの信号を信号回路１４０によ
って通信受信線路２２を経て周辺装置の受信端子に転送
するかまたは緩衝通信受信ライン１４８を経て信号音デ
コーダー受信器に転送する。

任意の予定の時間スロットに対し信号回路１４０が通信
送信線路２０から通信受信線路２２への信号の伝送を阻
止する場合、この信号回路によって障害探索電流を通信
受信線路２２を経て予定の時間スロットに注入すること
ができる。

送信クロック線路２４からクロック回路１３８によって
受信されるクロックパルスを再生して２個の対応するク
ロックパルス列を生せしめ、 一方のクロックパルス列
を受信り田ツク線路に注入して周辺装置の受信機能の時
間を調整し、・他方のクロックパルス列を緩衝受信クロ
ックライン１５０に注入して信号音デコーダー受信器の
受信機能を時間調整する。

第２０図に示すり田ツク回路１３８を第２１図につき更
に詳細に説明する。

送信クロック線路２４からの人力クロック信号は−０，
５ボルトの低レベルおよび０ポル１〜の高ｌノベルを有
する平衝出力とされる。

入力緩衝器Ａ３２は人力信号を増幅し、調整し、−８ボ
ルトの低レベルと一３ボルトの高レベルとを有する平衡
出力を送出する。

信号１はこれらのレベルで出力緩衝器Ａ３３を経て緩衝
受信クロックライン１５０に供給される。

また他方の出力緩衝器Ａ３４は伝送回路１４２ての使用
のためクロック信号ＣＬＯＣＫ−１を同じレベルで与え
る。

ラインドライバーＡ３５は送信クロック線路からの人力
信号と同じレベルの平衡出力を受信クロック線路２６に
送出する。

Ａ３６およびＡ３７はレベル切換器である。

Ａ３６はクロック信号ＣＬＯＣＫ−２および同期信号５
ＹＮＣ−２をＯポル、５Ｌの低レベルおよび１２ボルト
の高レベルで送出する。

Ａ３７はクロック信号ＣＬＯＣＫ−３および同期信号５
ＹＮＣ−３を０ボルトの低レベルおよび５ボルトの高レ
ベルで送出する。

５ＹＮＣ−２および５ＹＮＣ−３は負パルスで、各コミ
ュテーション１（フレームにおいて１回ずつ（各フレー
ムの５５個のクロックパルスの最後のパルスに後続して
）現われる。

これらの信号はりランクパルスの欠如に応答してレベル
切換器Ａ３６およびＡ３７において発生される。

１１ＣＬＯＣＫ−３
および５ＹＮＣ−３はシフトレジスターＡ３８に伝送さ
れる。

このシフトレジスターは直列−人力並列−出力装置でＣ
ＬＯＣＫ−３の後端縁における低レベルから高レベルへ
の移行によって前進され、５ＹＮＣ−３によってリセッ
トされ２・る。

従って、出力Ｑ４は各フレームの４番目のクロックパル
スの後に高レベルとなり出力Ｑ７は７番目ツクロックパ
ルスの後に高レベルとなる。

両出力Ｑ４およびＱ７は５ＹＮＣ−３の後端縁において
低レベルになる。

２フリップフロップ回路
Ａ３９は５ＹＮＣ−３によってリセットされ、ＣＬＯＣ
Ｋ−３によって移行する。

従って、出力Ｑは方形波でその衝撃ケースは５０％であ
る。

フリップフロップ回路Ａ３９は各コミュテーションフレ
ームにおいて２８サイクル；の割合で作動し、その出力
は３５０ Ｋｌ（ｚ（１２，５ＫＨｚのフレーム速度の
２８倍）の周波数を有する。

フリップフロップ回路Ａ３９の出力Ｑを２個の１シヨツ
トマルチバイブレークＡ４０およ１ＪＡ４１が受信する
。

これらの１シヨツトマルチパイブレ・−タの一方をフリ
ップフロップ回路の出力Ｑの低レベルから高レベルへの
移行によってトリガーし、他方を高レベルから低レベル
への移行によってトリガーする。

これらのマルチバイブレークからの２個の出力によって
得られる１個の２相りロック信号（３５０ＫＨｚで）を
第４図に示すようにＣＰＯ５８に伝送する。

第２０図の信号回路１４０を第２２図に詳細に示す。

第２２図に示すように、コミュテーション送信線路２０
に現われる入力信号を一０５ボルトの低レベルとＯボル
トの高レベルを有する平衡入力とする。

入力緩衝器Ａ４１は入力信号を増幅し一８ボルトの低レ
ベルと一３ボルトの高レベルを有する２個の平衡出力を
送出する。

ＳＩＧおよびＳＩＧは入力信号を増幅しレベルを切替え
て得られる信号である。

ＤＡＴＡおよびＤＡＴＡは入力信号を増幅しレベルを切
替え伸長して得られた信号である。

入力信号が１個の時間スロットに存在する場合、この時
間スロットの全期間中、ＤＡＴＡは高レベル（ＤＡＴＡ
は低レベル）である。

入力信号が欠如している場合には、ＤＡＴ八は低レベル
のまま（ＤＡ、ＴＡは高レベルのまま）である。

ＤＡ、ＴＡおよびＤＡＴＡはレベル切替器Ａ４２に伝送
され、これからＯボルトの低レベルおよび＋１２ボルト
の高レベルを有するＤＡ、ＴＡ−１として送出される。

これ以外の場合は、ＤＡＴＡと同じである。

ＳＩＧおよび「丁百は２個の緩衝器Ａ４３およびＡ４４
に伝送される。

緩衝器Ａ４３によって緩衝受信ライン１４８に送出され
る信号は常にＳＩＧおよびＳＩＧを緩衝し平衡させたも
のであり、後述するように、フ宅ツク信号または伝送信
号によって影響されない。

緩衝器Ａ４４は５ＩＧ−１を発生し、この信号はＳＩＧ
を緩衝したものである。

この５ＩＧ−１をゲート回路１５２に伝送し、このゲー
ト回路は伝送回路１４２から４個の信号を入力信号とし
て受信する。

ＢＣ−１、ＢＣ−２、Ｔ−１およびＴ−２は全て低レベ
ルでありゲート回路１５２の出力５ＩＧ−２は単に５Ｉ
Ｇ−１を逆にしたものにすぎない。

この場合、緩衝器Ａ４５によって供給される図示の開運
するラインドライバーＡ４６の出力は通信送信線路２０
における入力信号のレプリカであり同じレベルを有する
。

通信送信線路；２０から通信受信線路２２への入力信号
の転送を伝送回路からのブロック信号ＢＣ−１またにＢ
Ｃ−２によってブロックすることができる。

かようにブーツクする場合、ラインドライバーＡ４６に
よって通信受信線路２２に送出される信フ号を伝送回路
１４２からの伝送信号Ｔ−１およびＴ−２によって制御
する。

第２０図の伝送回路１４２を第２３図および第２４図に
詳細に示す。

先ず、第２３図に示す伝送回路の部分は、クロック回路
１３８から同期信号５ＹＮＣ−２をインバータ１５４を
経て受信し、ＮＯＲゲート１５６からＢ Ｃ−２および
Ｔ−１を発生する。

ミッシングクロックパルスと５５個のクロックパルスの
最初のパルスとの間の期間中（各コミュテーションフレ
ームにおいて）ＢＣ−２゜は高レベルでＴ−１は低レベ
ルである。

コミュテーションフレームの残りの期間中、ＢＣ−２は
低レベルである。

このＢＣ−２が低レベルである場合、ＢＣ−１およびＴ
−１は図示のフリップフロップ回路Ａ４７によって制御
される。

フリップフッ０ツブ回路をセットする際、ＢＣ−１は高
レベルで、Ｔ−１はＴＯＮＥを逆にしたものでありこの
Ｔ−１は信号音デコーダー受信器から緩衝１ｓＡ４８お
よびＯＲゲー１〜１５８を経てＮＯＲゲート１５６に供
給される。

フリップフロップ回路Ａ４７かりｊセットされる際、Ｂ
Ｃ−１およびＴ−ｉは両方とも低レベルである。

ブ罷ツク信号ＢＬＯＣＫを受信音デコーダー受信器から
緩衝器Ａ４９に供給する。

任意の１個の受信音デコーダー受信器によってＢＴ、Ｏ
ＣＫを高しベシルにすることができる。

ＮＯＲゲー１−１６０によって高Ｉ／ベルのＢＬＯＣＫ
と低レベルのＣＬＯＣＫ−１とを組合わせることによっ
てフリップフロップ回路Ａ４７をセットし主しピークが
通信受信線路２２を経て信号を通信送信線路２０に転送
するの１を防止する。

フリップフロップ回路Ａ４７をＢＬＯＣＫが再び低レベ
ルになる際にＣＬＯＣＫ−１の低レベルから高レベルへ
の移行によって或はまた次の（負の）ＳＹＮＣ−２によ
ってリセットする。

フリップフロップ回路Ａ４７をセットする際、負Ｊのパ
ルス信号ＴＯＮＥが逆にされＴ−１として信号回路に送
られる。

この信号は次に信号回路のラインドライバーＡ４６の出
力側に現われる。

ＴＯＮＥが高レベルのままである場合にはＴ−１は低レ
ベルのままである。

伝送回路の残りの部分を第２４図につき説明する。

この伝送回路にはシフトレジスターＡ５０を設け、これ
を入力信号５Ｌ（ＩＦＴ−ＬＯＡＤが高レベルで入力信
号ＩＮＨＩＢＩＴが低レベルである場合に入力信号ＡＤ
ＶＡＮＣＥＯ低レベルから高レベルへの′移行によって
前進させる。

このモードでシフトレジスターＡ５０は人力が低レベル
の直列−人力装置として作動する。

人力信号ＷＴＸを高レベルとすることによって、プロセ
ッサー５８は８個のビットをアドレスバスからシフトレ
ジスターＡ５０に並列に加える。

ＷＴＸが低レベルである場合、シフ１〜レジスターは各
通信フレームにおける最初の４個のクロックパルスによ
って前進される。

クロック回路からの信号Ｑ４は各フレームにおける４番
目のクロックパルスの後に高レベルとなり４番目以後の
クロックパルスによるシフトレジスターの前進を防止す
る。

Ｑ４は低レベルである場合、ＴＤＡＴＡは点（シフトレ
ジスタ一山カ）の逆である。

Ｑ４が高レベルである場合、ＴＤＡＴＡは常に低レベル
である。

ＴＤＡＴＡおよびＴＤＡＴＡを緩衝器Ａ５２を経てフリ
ップフロップ回路Ａ５１に供給する。

ＴＩ）ＡＴＡが高レベルである場合にＣＬＯＣＫ−１の
低レベルから高レベルの移行によってフリップフロップ
回路Ａ５１をセラｌ−Ｌ Ｔ −２を高レベルにする。

ＴＩ）ＡＴＡおよびＣＬＯＣ！（−１が低レベルである
場合、フリップフロップ回路Ａ５１はリセットされＴ−
２を低レベルにする。

プロセッサーが８個のアドレスビットをシフトレジスタ
ーＡ５０にそう人する場合、次の２個のコミュテーショ
ンフレームの指令時間スロット中に受信線路にこれらの
アドレスビットを伝送する（各フレーム中に４個のビッ
トの割合）。

新しいビットがそう人されない場合には一ト述した８個
のビットの全部を伝送し終った後ＴＤＡＴＡは低レベル
を維持する。

第２０図に示す論理回路１４４を第２５図に詳細に示す
。

１個の緩衝増幅器１６２を除いては、論理回路の全てを
１個の集積回路装置Ａ５３内に設ける。

集積回路装置Ａ５３には２個のカウンターを設けその一
方が８個の状態を有するものとし、他方が７個の状態を
有するものする。

両カウンターは５ＹＮＣ−２によってリセットされ、Ｃ
ＬＯＣＫ−２によって前進される。

またこのカウンターはダブル−６アドレスを記憶し、５
６対のカウンター状態の１個に一致することができ、或
はまた一致しない場合がある。

アドレスが一対のカウンター状態に一致する場合、装置
Ａ５３はその出力端子の１個に正のパルス信号ＭＡＲＫ
を送出し、これを全ての信号音デコーダー受信器６２．
６２に送る。

プロセッサ−５８は装置Ａ５３で記憶されたダブル−６
アドレスを特定することができる。

従って、ＭＡＲＫの発生を制御することができる。

すなわち、適当なダブル−６アドレスを選択するこさに
よって任意所望のり田ツクパルス中にプロセッサーによ
つＴＭＡＲＫを（各コミュテーションフレーム中に１回
の割合で）生せしめることができる。

他の方法として、任意の対のカウンター状態に一致しな
いダブル−６アドレスを選択することによって信号ＭＡ
ＲＫの発生をプロセッサーが禁市することができる。

ダブル−６アドレスの下半分をＡ−Φを高レベル、Ａ１
低レベル、ＷＲＩＴＥおよびＣ８低レベル並びにＲＥＡ
Ｊ）高レベルとすることによってＡ５３にそう人する。

この半分のアドレスの４個のピッＩ−をＩ ］、 、
ＩＩ２ 、 Ｉ ３および１４に受取る。

アドレスの上半分を高レベルのＡΦおよびＡ Ｉならび
に他の３個の制御人力と共にアドレスの下半分に対する
と同様にそう人する。

特定の時間スロワｌ−中に（数個のコミュテーションフ
レームにわたり）Ｉ）ＡＴＡ−１を観察することによっ
てその時間スロワ１へに関連する周辺装置の状態（能動
、注意または遊び）を論理装置５３゜が決定することが
できる。

能働状態において、周辺装置は各コミュテーションフレ
ーム中に伝送する。

注意状態において、交互のフレーム中に伝送し、遊び状
態においては伝送しない。

装置Ａ５３は論理回路によって記憶されている「組番号
」に。

よって特定される４個の時間スロット（０〜３゜４〜７
等）中にＤＡＴＡ−１を観察する。

この組番号は４個のビット組番号をＩＩ、Ｉ２．Ｉ３お
よびＩ４に入れＡΦを低レベルＡ１を高レベル、ＷＲＩ
ＴＥおよびＣＳを低レベル、ＲＥＡＤを高しベ。

ルにすることによってそう人される。

組番号によって特定された４個の装置の状態を装置Ａ５
３によって記憶し出力ＰＬ、Ｐ２．Ｐ３およびＰ４を得
る。

ＡΦを高レベルＡ１を低レベル、ＲＥＡＤおよびＣ１を
低レベル、ＷＲＩ Ｔ Ｅを高。

レベルとすることによって高レベルの出力が得られ、注
意状態を示す。

ＡΦおよびＡ１の両方を高レベルとすることによって（
他の３個の制御入力は上述したと同じ）、高出力が能働
状態を示す。

第２６図は第２０図のインターフェイス回路 １４６を
詳細に示す。

第２６図に示すように、このインターフェイス回路には
、緩衝器Ａ５４、デコーダＡ５５および２個の３状態緩
衝器Ａ５６およびＡ５７を設ける。

インターフェイス回路の図示の構成部品によってプロセ
ッサー５８がダブル−６アドレスを第２５図に示す論理
装置Ａ５３にそう人して信号ＭＡＩＩ（、にの発生を制
御することができる。

また組番号を論理装置Ａ５３にそう人して論理装置によ
る４個の周辺装置よりなる１組の状態の監視を制御する
ことができる。

第２６図のインターフェイス回路を経てプロセッサー５
８は第２５図の論理回路Ａ５３を指令して人力ラインＰ
１〜Ｐ４に状態の情報を表わすこともできる。

この形式の指令は３状態緩衝器Ａ５７に自動的に転送さ
れ、この緩衝器は論理回路の所望の出力を適当なプロセ
ッサー人力ボスに接続する。

第２６図のインターフェイス回路を経て、プロセッサー
５８はクロック回路１３８により供給されるＣ７の状態
を読取ることもできる。

これにより、第２４図に示すように、伝送回路１４２の
シフトレジスターＡ５０へのそう人をプロセッサーがス
ケジュールすることができる。

指令メツセージを適当に伝送するためコミュテーション
フレームの最初の４個の時間スロット中に、シフトレジ
スターＡ５０にそう人してはならない。

次に、信号音デコーダー受信器を第２７〜３４図につき
説明する。

各信号音デコーダー受信器６２は特別のインターフェイ
スとして働き、これを経てプロセッサー５８は通信送信
線路２０に現われる２個の信号音ダイヤル信号を検出（
およびデコード）することができる。

各信号音デコーダー受信器６２にはまた、特別のインタ
ーフェイスとして、プロセッサーによって障害探索電流
を通信受信線路２２に注入させることができる。

例えは、７個程度の信号音デコーダー受信器を図示の交
換機に設けることができる。

各信号音デコーダー受信器を、第４図に示すように、交
換機の残部に接続する。

これらの信号音デコーダー受信器は第２７図に示すよう
に構成される。

第２７図のタイミング回路１６４を第２８図に示す。

第２８図に示すように、主レピータからの３５０ＫＨｚ
のクロック信号Φ１およびΦ２をＮＯＲゲート１７４お
よびインバータ１７６によって糾合わせて１個の７００
ＫＨｚのクロック信号を発生させる０これにより、主ｌ
／ピークにおいて通信送信および受信線路におけるクロ
ック信号を重複させるが、ミッシングパルスを持たない
。

Ａ２ＢおよびＡ５９は４ビットシフトレジスターで、７
００ＫＨｚのクロック信号の前端（上昇）縁において前
進する。

Ａ２Ｂは７状態サイクルでシーケンスを行なう。

Ａ５９は８状態サイクルでシーケンスを行なう。

Ａ５９および５８はＲＵ Ｎが低レベルである限りリセ
ット状態（それぞれ４個のＯを保持する）に保持される
。

信号音デコーダー受信器が決められる場合、ＦＲＥＥラ
ッチＡ６０がセラ１〜されＦＲＥＥが高レベルになる。

これにより、Ｊ入力がＲＵＮフリップフロップ回路Ａ６
１に対し可能となる。

次に、クロックパルスの後端縁においてＭＡＲＫが高レ
ベルである際、ＲＵ Ｎが次のクロックパルスの前端縁
において高レベルになり、シフトレジスターＡ５８およ
びＡ５９が可能になる。

ＲＵ Ｎが高レベルになった後５５個のクロックパルス
は各シフトレジスターにおいてＱ３が低レベルでＱ４が
高レベルである。

従って、ＮＡ、Ｎ］）ゲート１７８は負のパルスを出力
側に生じＭＡＲＫパルスの後正確に５６個のパルスがシ
フトレジスターを解放する。

このパルスは、ＦＲＥＥラッチをリセッ１−シてＲＵＮ
フリップフロップＡ６１をリセットすることによりＲＵ
Ｎを再び低レベルとするまで各通信フレームにおける同
一点で繰返される。

通信前デコーダー受信器が決められていない場合には、
ＦＲＥＥは低レベルである。

この状態において、ＮＡＮＤゲ゛−１〜１７８の出力は
高レベルであり、ＲＧＡＴＥ 、５ＧＡＴＥおよびＢＬ
ＯＣＫは全て低レベルであり、関連する構成部品Ａ６２
．Ａ６３およびＡ６４は緩衝器である。

通信前デコーダー受信器が決められる場合、ＦＲＥＥは
高レベルである。

この状態において、ＲＧＡＴＥは各コミュテーションフ
ｌ／−ム中に１回の割合で高レベルとなる。

ＲＧＡＴＥはＭＯＤ、ＣＴＬまたはＯＵＴの状態によっ
て影響されない。

ＭＯＤおよびＣＴ ＬはＭＯＤラッチＡ６５およびＣＴ
ＬラッチＡ６６によってそれぞれ供給される信号であ
る。

ＦＲＥＥを高レベルとしＭＯＤを低ｌノベルとすること
によって信号音デコーダー受信器に対し、特定の時間ス
ロット中に主レピータに到達する信号を変調することが
できる。

時間スロットの開始時にＢＬＯＣＫを高レベルにするこ
とによって信号音デコーダー受信器は主レピータが通信
受信線路２２に人力信号を転送してこの入力信号がその
時間スロットにおいて通信送信線路２０に達するのを防
止する。

ＳＧＡ、ＴＥを高１７ベルにすることによって、信号音
デコーダー受信器はその送信回路を可能とし、主レピー
タにリプレースメント信号を与え、この信号を（主レピ
ータによって）入力信号の代りに転送する。

ＦＲＥＥが高レベルでＭｏＤが低Ｉノベルであることに
よって後述するように５ＧＡＴＥおよびＢＬＯＣＫの発
生はＣＴＬおよびＯＵＴによって制御される。

ＦＲＥＥが高レベルでＭＯＩ）が高レベルであることに
よって、５ＧＡＴＥおよび１３Ｔ、ＯＣＫは低レベルの
ままで、（主レピータにおいては）人力信号の調整は起
らない。

ＦＲＥＥが高レベル、ＭＯＤが低レベルで、ＣＴＬが高
レベルであることによって５ＧＡＴＥおよびＢＬＯＣＫ
はＲＧＡ、Ｔ Ｅと同じ時間に高レベルになる。

ＦＲＥＥが高レベル、ＭＯＤが低レベルで、ＣＴＬが低
レベルであることによって５ＧＡＴＥは低レベルのまま
である。

ＯＵ Ｔが高レベルである場合、Ｂ Ｌ ＯＣＫはＲＧ
ＡＴＥと同じ時間に高レベル吉なり、ＯＵ Ｔが低レベ
ルである場合ＢＬＯＣＫは低レベルのままである。

第２７図に示す選択回路１６６および送信回路１６８を
第２９図に詳細に示す。

第２９図において緩衝受信クロックライン１５０におけ
る平衡クロッパルスの終端において５ＧＡ−ＴＥが高レ
ベルである場合、この時ＴＯＮＥは高レベルとなる。

同時に、上昇するランプ波形電圧がセンダーＡ６８にお
いて開始される。

次に、ランプ波形電圧がセンダーへの音声入力電圧に等
しくなる際、ＴＯＮＥは再び低レベルとなる。

従って、ＴＯＮＥは正のパルスであり、このパルスは時
間スロットの初めに５ＧＡＴＥが高レベルになる際に時
間スロットに現われる（また５ＧＡＴＥが時間スロット
の初めにおいて低レベルである場合にはＴＯＮＥは現わ
れない）。

ＴＯＮＥが現われる際、センダーへの音声入力によって
ＴＯＮＢはパルス幅変調される。

センダーＡ６８への音声入力を信号音選択デコーダＡ６
７に現われる２進数によって制御し、信号音発振器６４
からの４個の障害探索電流のそれぞれを供給される図示
の４個の関連するアナログスイッチを選択的に制御する
。

デコーダＡ６７への４． 、５ 、６または７の入力は
４個の障害探索電流の１つを選択する。

任意の他の２進入力（０〜８または８〜１５）は障害探
索電流を選択せずセンダーＡ６８をその音声入力におい
て一定ＤＣ電圧とする。

従って、ＴＯＮＥが現われる場合、このＴＯＮＥは変調
されない。

第２７図の受信回路１７０を第３０図に示す。

第３０図に示すように、受信回路には構成部品として受
信器Ａ６９と、復調器Ａ７０と、フィルターＡ７１と、
信号音受信器Ａ７２とを設ける。

緩衝受信クロックライン１５０における平衡クロックパ
ルスの終端においてＲＧＡＴＥが高レベルである場合、
この時ダンプ波形電圧が開始され緩衝通信ライン１４８
において平衡信号パルスの終端で終る。

ライン１４８に信号パルスが欠如している場合、ランプ
波形電圧は開始されない。

ランプ波形電圧の平衡信号がＤＥＭＯＤおよびＤＥＭＯ
Ｄとして現われ復調器Ａ７０に転送される 復調器Ａ７０はその入力信号を緩衝し、調整しその出力
レベルを調整した後、単極性信号をフィルター７１に送
出する。

信号音受信器Ａ７２に供給されるフィルターの出力は音
声信号であり、この音声信号は緩衝通信受信ライン１４
８を経て選択時間スロットにおいて信号によって幅変調
されたままの状態で転送される。

フィルターＡ７１のオーディオ出力の一部をレベル調整
の目的で復調器Ａ７０に戻す。

有効信号音対を信号音受信器Ａ７２によって検出する際
、信号５ＴＲＯＢＥは低レベルとなり、識別番号が２進
出カラインに現われる。

ダイヤルエントリ１〜９を２進数１〜９によって識別す
る。

ダイヤルエンｌ−ＩＪΦ、＊および＃を２進数１０，１
５およびＯによって識別する。

有効信号音対が最早や存在しない場合、５ＴＲＯＢＥは
再び高レベルになる。

２進出は新しい有効通信前対が検出されるまで変化しな
いままに維持し、この検出時に新しい出力が生ずる際、
５ＴＲＯＢＥは再び低レベルとなる。

第２７図のインターフェイスおよび制御回路１７２の一
部を第３１図に示す。

この第３１図に示す回路部分には、構成部品としてアド
レスデコーダＡ７３と、指令デコーダＡ７４と、入力ラ
ッチＡ７５と、状態デコーダＡ７６とを設ける。

アドレスデコーダＡ７３の適当な出力に図示のジャンパ
ーを接続することによって通信音デコーダー受信器に任
意の許されたアドレス（１〜７）を与えることができる
。

また適当なジャンパー接続によって話中をマークするこ
ともできる。

このジャンパー接続の効果については後に説明する。

ＴＤＣ８が低レベルで適当なアドレスｌ０ＡＤＲΦ。

ｌ０ＡＤＲ２およびｌ０ＡＤＲ２を与えることによって
指令デコーダＡ７４は可能状態となる。

これにより、適当なレベルのＡＤＲＢ９．ｌ０ＲＤおよ
び■０“ＷＤをデコードして４個の指令、すなわち、Ｒ
ＥＡＤＦＩＦＯＯＵＴＰＵＴ、５ＥＴＩＮＰＵＴＬＡＴ
針（、ＲＥＡＤＳＴＡＴＵＳおよび５ＥＴＳＴＡＴ’［
ＪＳを発生する。

指＋ＳＥＴ ＩＮＰＵＴＬＡＴＣＨはクロック人力ラッ
チＡ７５によってＡＤＲＢΦ〜ＡＤＲＢ３で現われる４
個のビットを読取って保持する。

ＡＤＲＢ３が高レベルである場合、指令５ＥＴＳＴＡＴ
ＵＳは効果を有しない。

ＡＤＲＢ３が低レベルである場合、指令５ＥＴＳＴＡＴ
ＵＳは状態デコーダＡ７６を可能にし、これによりＡＤ
ＲＢΦ、ＡＤＲＢｌ、ＡＤＲＢ２のレベルをデコードし
指４＞ＡＲＲＩＧＮ、ＲＥＬＥＡＳＥ、５ＨＩＦＴＯＵ
ＴおよびＳＵＴＭＯＤを発生する。

第２７図のインターフェイスおよび制御回路の他の部分
を第３２図に示す。

第３２図に示す回路部分には、主なる構成部品としてＦ
ＩＦＯ記憶装置Ａ７７と２個の３状態緩衝器Ａ７８およ
びＡ７９を設ける。

ＦＲＥＥが高レベルである際、ＦＩＦＯ記憶装置Ａ７７
はクリヤーされる。

この記憶装置はデータを保持しておらず、０ＵＴＰＵＴ
ＲＥＡＤＹは低レベルである。

信号音デコーダー受信器が決められる際、ＦＲＥＥは低
レベルとなり、ＦＩＦＯ記憶装置Ａ７７は可能となる。

信号音受信器の入力側における有効信号音対が５ＴＲＯ
ＢＢを低レベルにする際、ＦＩＦＯ記憶装置Ａ７７のデ
ータ人力に４ビツトの信号音を送出する。

有効信号音対が消失する際、ＳＴＲ，ＯＢＥは高レベル
となり４ビット信号音識別器はＦＩＦＯ記憶装置にシフ
トされる。

０ＵＴＰＵＴＲＥＡＤＹは高レベルになり信号音識別器
はＦＩＦＯ記憶装置のデータ出力に現われる。

ＦＩＦ叫己憶装置Ａ７７におけるデータの存在をＲＥＡ
Ｄ ５ＴＡＴＵＳ指令の整定によって決定することがで
きる。

これにより、０ＵＴＰＵＴ ＲＥＡＤＹが（ＦＩＦＯ記
憶装置から）ＩＮＢ２に現われる。

この指令信号が高レベルである場合、ＲＥＡＤＦ■ＦＯ
ＯＵＴＰＵＴ指令がＦＩＦＯ記憶装置出力データをＩＮ
ＢΦ〜ｌＮＢ５にそう人する。

ＦＩＦＯ記憶装置出力が読取られた後、５ＨＩＦＴＯＵ
Ｔ指令が新しいデータ（それがある場合）をＦＩＦＯ記
憶装置の出力側に送り、或はまた新しいデータがない場
合に、０ＵＴＰＵＴＲＥＡＤＹを低レベルにする。

これにより０ＵＴＰＵＴＲＥＡＤＹを読取ることができ
、この指令が高レベルである場合、ＦＩＦＯ記憶装置５
出力を再び読取ることができる。

上述したプロセスをＦＩＦＯ記憶装置が空になるまで繰
返すことができる。

上述した説明を背景として、アウトパルスを除き、信号
音デコーダー受信器の作動を次に説明す１（る。

プロセッサー５８によって１個のアドレスを選択し、Ｒ
ＥＡＤＳＴＡＴＵＳ指令を出す。

アドレスされた通信前デコーダー受信器が決められてい
たものでない場合、ＦＲＥＥは高レベルとなり、決めら
れている場合ＦＲＥＥは低レベルとなる。

受信器１゜が話中である場合、または設けられていない
場合、指令に対する応答が生じないが、しかし、（ＩＮ
ＢΦにおける引下抵抗器のために）プロセッサーはＦＲ
ＥＥが低レベルであることを見出す。

未決定の信号音デコーダー受信器において、ＦＩＦＯ記
憶装記憶層２１置Ａ７７を保持し、ＢＬα玉、５ＧＡＴ
Ｅ、脛ＴＥは全て低レベルである。

ユニットが決定される際、ＦＲＥＥおよびＭＯＤは圓レ
ベルとなりＣＴＬは高レベルとなる。

ＦＩＦＯ記憶装置は可能の状態になる。

ＲＵＮは低レベルを維持し、ＢＬＯ（Ｘ 、 ５ＧＡＴ
Ｅ 、２゜ＲＧＡ、ＴＥは全て低レベルである。

ＲＧＡＴＥが低レベルを維持するから受信器には信号が
現われずＦＩＦＯ記憶装置にはデータがそう人されない
。

ＭＡＲＫが現われる際、ＲＵＮは高レベルになる３１こ
の状態で、ＢＬＯＣＫ、５ＧＡＴＥ、ＲＧＡＴＥは各コ
ミュテーションフレーム中１回の割合で高レベルになる
。

ＴＯＮＥ出力の（選択された障害探索電流による）変調
または無変調はＳＥＴ ＩＮＰＵＴＬＡＴＣＨ指令３゜
によって制御され得る。

信号音選択デコーダ入の人力（第２９図参照）はＱ４．
Ｑ２．Ｑ３および互。

である（これらのＱｌ、Ｑ２．Ｑ３．Ｑ４は人力ラッチ
Ａ７５によって保持された４個のビットである）。

従って、信号音選択番号が入力ラッチに入れられ４する
際、ＡＵＰＥは常に低レベルである。

ＲＥＬＥＡＳＥ指令はＩ”ＲＥＥを低レベルにセットし
信号音デコーダー受信器を決められていない状態に戻す
。

信号音デコーダー受信器が「話中」である場合、ユニッ
トはプロセッサーからの指令を受入れない。

第７図のインターフェイスおよび制御回路の他の部分を
第３３図に示す。

第３３図に示す回路はタイミング信号をアウトパルス回
路（インターフェイスおよび制御回路に含まれた）に与
えるもので、１２０で割る１２０分割回路回路０と５で
割る５分割回路Ａ、８１とで構成される。

第７図のインターフェイスおよび制御回路の残りの部分
を第３４図に示す。

第３４図に示す回路部分には構成部品としてプリセット
可能のダウンカウンターＡ８２と、遅延シフトレジスタ
ーＡ８３と、時間フリップフロップ回路Ａ８４と、待時
フリップフロップ回路Ａ８５と、開始フリップフロップ
回路Ａ８６と、ＤＯＮＥフリップフロップ回路Ａ８７と
を設ける。

回路上８７可能のダウンカウンタ−Ａ８２はＰＲＥＳＥ
Ｔが高レベルである（ＥＮＡＢＬＥが高レベルであるか
否か）場合、４ピツ］・入力を受入れる。

ＰＲＥＳＥＴおよびＥＮＡＢＬＥの両方が低レベルであ
る場合、カウンターは数を逆に計算し、９．７６Ｈｚ信
号によってクロックされる。

ＰＲＥＳＥＴが高レベルになる場合、プリセット可能の
カウンターＡ８２は４ビツト入力を受入れる。

４個のビットの全てが低レベルである場合、ＤＯＮＥフ
リップフロップ回路Ａ８７へのデータ入回路上８７ルで
あり、６．２５ ＫＨｚの信号が正方向に移行する毎に
リセットされる。

ＥＮＡＢＬＥは高レベルを維持しカウンターは計数しな
い。

ＰＲＥＳＥＴが低レベルに復帰する際、カウンターは０
を保持し、フリップフロップ回路Ａ８７はリセット状態
を維持する。

しかし、４個の入力ピッ］・の少なくとも１個が高レベ
ルである場合、ＤＯＮＥフリップフロップ回路Ａ８７へ
のデータ入回路上８７ルであり、６．２５ Ｋｌ（ｚ信
号の正方向への移行毎にこのフリップフロップ回路はセ
ットされ、これにより、ＥＮＡＢＬＥは低レベルになる
。

この場合、ＰＲＥＳＥＴが低レベルに戻る際、ダウンカ
ウンタ−は逆計数を開始し、９．７６Ｈｚ信号によって
クロックされる。

計数器が０に達する際、ＤＯＮＥフリップフロップ回路
Ａ８７へのデータ人回路上８７ルになりこのフリップフ
ロップ回路は６．２５ Ｋｌ（ｚ信号によってリセット
され、ＥＮＡＢＬＥは高レベルとなり、計数を停止する
。

障害探索電流を選択することを意味する５ＥＴＩＮＰＵ
ＴＬＡＴＣＨ指令中、ＳＥＴ ＩＮＰＵＴＬＡＴＣＨは
高レベルになり、５ＵＰＥは低レベルになる。

これにより、時間フリップフロップ回路Ａ８４、待時フ
リツプフ田ノブ回路Ａ８５および開始フリップフロップ
回路Ａ８６は全てリセットされる。

時間フリップフロップ回路Ａ８４の出力σは高レベルに
なり、シフトレジスタＡ８３をクリヤーする。

待時フリップフロップ回路Ａ８５へのデータ入力は高レ
ベルであり、このフリップフロップ回路は６、２５ Ｋ
Ｈｚ信号の次の正方向移行によってセットされる。

しかし、開始フリップフロップ回路Ａ８６はリセット状
態を維持し、カウンタＡ８２へのプリセット入力を低レ
ベルに維持する。

したがって、この作動はカウンタＡ８２またはＤＯＮＥ
フリップフロップ回路Ａ８７のどちらにも影響を及ぼさ
ない。

障害探索電流を選択することを意味しない５ＥＴＩＮＰ
ＵＴ ＬＡＴＣＨ指令中、５ＥＴＩＮＰＵＴＬＡＴＣＴ
（は高レベルになり、５ＵＰＥは高レベルになる。

これにより、時間フリップフロップ回路Ａ８４はセット
され、待時フリップフロップ回路Ａ８５および開始フリ
ップフロップ回路Ａ８６はリセットされる。

待時フリップフロップ回路Ａ８５へのデータ入力は高レ
ベルであり、このフリップフロップ回路は９．７６Ｈｚ
の信号の次のＩＦ力方向の移行によってセットされる。

シフトレジスタＡ８３の６番目の前進時に、待時フリッ
プフロップ回路Ａ８５へのデータ入力は低レベルになり
、開始フリップフロップ回路Ａ８６への強制セット信号
を設ける。

６、２５ Ｋ、Ｉ（ｚ信号の次の正方向への移行は待時
フリップフロップ回路Ａ８５をリセットし、開始フリッ
プフロップ回路Ａ８６への強制セット信号を終りにする
。

９．７６Ｈｚ信号の正パルスの開始後、僅か経過して開
始フリップフロップ回路Ａ８６がリセットされる。

上述の正パルスの残部に対し、ダウンカウンタＡ８２へ
のプリセット信号ＰＲＥＳＥＴは高レベルであり、強制
リセット信号が時間７９７１７１７１回路Ａ８４に供給
される。

この時間フリップフロップ回路のリセットによってシフ
トレジスタＡ８３をクリヤし、これにより待時フリップ
フロップ回路Ａ８５へのデータ入力を高レベルにする。

これにより、待時フリップフロップ回路は６２５ＫＨｚ
信号によってセットされるが、しかし、開始フリップフ
ロップ回路Ａ８６には伺等の強制セット信号も送られな
い。

ダウンカウンタ−Ａ−８２の数が零でない場合、ＤＯＮ
Ｅフリップフロップ回路Ａ８γは６．２５ ＫＨｚ信号
によってセットされる。

（９，７６Ｈｚ信号の）正パルスの終端において、開始
フリップフロップ回路Ａ８２はリセットされてダウンカ
ウンタＡ８２およびＤＯＮＥフリップフロップ回路Ａ８
７を除く、全ての部品を予備指令状態に戻すようにする
。

次の９．７６ｆｌｚ信号のパルスはダウンカウンタを零
にクロックし、この後、ＤＯＮＥフリップフロップ回路
Ａ８７．、を６．２５ ＫＨ２信号によってリセットす
る。

時間フリップフロップ回路Ａ８４がセットされる際に、
信号ＦＩＮＩＳＨＥＤが低レベルになる。

時間フリップフロップ回路Ａ８４がリセットされる際、
ＤＯＮＥフリップフロップ回路Ａ８７はセットされ、（
短時間での移行を除く）移行時間中、ＦＩＮＩＳＨＥＤ
は高レベルを維持する。

ＤＯＮＥフリップフロップ回路Ａ８７かリセットされる
際、ＦＩＮＩＳＨＥＤは再び低レベルになる。

ＤＯＮＥフリップフロップ回路Ａ８７がセットされる際
、ＣＴＬはリセットされる。

これにより（前述したように）ＳＧＡＴＥの発生を禁止
し、ＢＬＯＣＫをＯＵ Ｔによって制御し得るようにす
る。

ＤＯＮＥフリップフロップ回路Ａ−８７がセットされた
状態において、９．７６Ｈｚ信号が低レベルである場合
、ＯＵＴは高レベルである。

ＤＯＮＥフリップフロップのリセット状態において、Ｏ
ＵＴは低レベルを維持する。

例えば、２進化した６をダウンカウンタＡ８２に設ける
５ＥＴＩＮＰＵＴＬＡＴＣＨ指令はＦＩＮＩＳＨＥＤを
低レベルにする。

約０．６秒の遅延後に、６個のパルスのＬ糾の最初のパ
ルスに対しＯＵＴは高レベルになる。

各パルスは約０．０６秒遅延し、パルス間の時間隔は約
０．０４秒である。

最後のパルスの終端において、ＦＩＮＩＳＨＥＤは（再
び）高レベルになる。

（０，６秒の）遅延によって、ＦＩＮＩＳＨＥＤが高レ
ベルになると同時に新しい数をダウンカウンタに入れる
ことができる（新しい数のアウトパルスは遅延後まで開
始しない）。

次に、障害探索電流発生器を第３５〜４４図について説
明する。

障害探索電流発生器６４は主しピーク５６から３５０Ｋ
Ｈｚの方形波信号を受入れ、この信号を用いて４個の所
要の障害発生電流または監視信号音を発生する。

これらの信号音を信号音デコーダー受信器６２．６２に
転送する。

障害探索電流発生器にはまた同じ３５０ Ｋｌ（ｚ信号
を基吉する実時間クロックを設け、この出力をプロセッ
サー５８にそう人することができる。

更にまた、障害探索電流発生器には手動および自動「交
換機リセット−１の双方に対する回路を設け、これをプ
ロセッサーへの回路に設けてプロセッサーをその作動プ
ログラムの開始点に復帰させるようにする。

障害探索電流発生器の機能的ブロック線図を第３５図に
示す。

図面に示すように、基本的ユーットとして周波数分割器
１８０と４個の信号音源１８２，１８４゜１８６および
１８８と実時間クロック１９０と交換器リセット回路１
９２とを設ける。

第３５図に示す周波数分割器１８０の部分を第３６図に
詳細に示す。

第３６図に示すように、３５０に、Ｈｚの方形波信号を
５分割回路Ａ８８に供給し、その出力側に衝撃係数が４
０％の７０ ＫＨｚの方形波信号を取出す。

この信号は７０ Ｋｆ（ｚの反復度を有シハルス幅が４
０／７マイクロ秒のパルス列トして交互に見ることがで
きる。

７０ Ｋｌ（ｚの信号を３分割回路Ａ８９に供給し、そ
の出力を７０ＫＨｚ信号と共にＡＮＤゲートに送る。

得られるパルス列は７０ ／ ３ ＫＨｚの反復度を有
しそのパルス幅は４０／７マイクロ秒である。

７０ ＫＨｚ信号を８分割、１１分割および１９分割回
回路９０．Ａ９１およびＡ９２にも供給する。

これらの分割回路の出力は７０／８，７０／１１および
７０ ／ １９ Ｋ−Ｉ（ｚの反復度を有するパルス列
である。

周波数分割器１８０の他の部分を第３７図に示す。

この図面においてＡ２ＢおよびＡ、９４は３分割回路で
、Ａ９５ 、Ａ９６ 、Ａ９７およびＡ２Ｂ。

は６分割回路である。

４個の６分割回路Ａ９５゜Ａ９６．Ａ９７およびＡ−９
８はそれぞれ２個の出力を有する。

各出力は衝撃率が５０係の方形波であり、各６分割回路
からの２個の出力は６０°の位相差を有する。

周波数分割器１８０の残りの部分を第３８図に示す。

この第３８図に示す部分には７分割回路Ａ９９と２進カ
ウンターＡ１００と結合回路Ａ１０１とを設ける。

第３８図の７分割回路Ａ９９は１６Ｈｚの反復度でパル
ス幅が４０／７マイクロ秒のパルス列ヲ発生する。

これらのパルスを２進カウンターＡ１００に供給しく衝
撃率が５０係の）６個の方形波を８゜４、２．１．−り
および−￥Ｈｚで取出す。

１６Ｈｚ信号と２進カウンターＡ１００の出力と結合回
路Ａ１０１に転送し、この結合回路は図示の出力を発生
する。

第３５図の４個の信号音源１８２，１８４，１８６およ
び１８８は同様のものである。

いずれの場合）にも、（２個ずつが異なる周波数の）４
個の方形波信号を能動低域フィルターの入力側に加える
。

このフィルターの出力は所望の監視信号音を有する。

各周波数において、２個の信号が５０％の衝撃率を有し
、６０°の位相差を有する。

４個の信号・を合計して加える結果として１個の方形波
信号に比べ正弦波形にほぼ近くフィルターの要求に合っ
た信号を得ることができる。

これを第３９図に示す。

ダイヤル信号音源１８６の場合を除き、入力を；第４０
図に示す回路によってオン、オフする。

信号Ｃ０ＮＴＲ０Ｌは高Ｌ／へ、／Ｌ／テ、ｔたｃＯＮ
ＴＲＯＬは低レベルであり、図示のゲートはインバータ
として作用し、スイッチはオンしている。

Ｃ０ＮＴＲ０Ｌが低レベルで、Ｃ０ＮＴＲ０Ｌが高レベ
ルである場合、１個のゲ゛−ト出力が５ボルトで他方の
ゲ゛−ト出力は０であり、スイッチはオフの状態にある
。

このオフモードでは、ゲート出力の合計の半分が２．５
ボルトでこれはオンモードにおける（入力信号の合計の
半分である）はぼ正弦波の平均値と同じであ□る。

４個の信号音源１８２，１８４，１８６および１８８を
それぞれの人力および出力と共に第４１図に示す。

第３５図の実時間クロック１９０を第４２図に示す。

このクロックは２個のラッチ回路ＡｌＯ２およびＡｌＯ
３で構成され、各回路を周波数分割器からの信号によっ
て周期的にセットする。

ラッチ回路ＡｌＯ２またはＡｌＯ３がセットされる際、
その出力は高レベルとなり、ラッチ回路がリセツ□トさ
れるまで高レベルを維持する。

ラッチ回路ＡｌＯ２またはＡｌＯ３がリセットされる際
、その出力は低レベルとなり、ラッチ回路がセットされ
るまで低レベルを維持する。

「高速マーカー」ラッチ回路ＡｌＯ２は１秒間に８回の
割合でセツトされ、「低速マーカー」ラッチ回路ＡｌＯ
３は４秒毎にセットされる。

プロセッサは、任意の時間に、ＷＲＥＡＬ結線を高レベ
ルにすることによって両ラッチ回路ＡｌＯ２および１０
３をリセツＩ・することができる。

結線が低レベルである場合には、ラッチ回路には影響が
生じない。

プロセッサはまた、任意の時間に、ＲＲＥＡＬ結線を高
レベルにすることによってラッチ回路ＡｌＯ２およびＡ
ｌＯ３の出力を読取ることもできる。

このＲＲＥＡＬ結線が低レベルである場合は、両ラッチ
回路はＩＮＢφおよびｌＮＢ２の結線から接続を外され
る。

交換機の作動中、プロセッサは数マイクロ秒の間隔でラ
ッチ出力を読取り、いずれかのラッチ出力が高レベルで
ある場合に、ラッチ回路をリセットする。

これがため、高速マーカーラッチ回路ＡｌＯ２から毎秒
８回の割合で生ずる高レベルの出力を観察すると共に低
速マーカーラッチ回路Ａｌ ０３から４秒毎に生ずる高
出力を観察する。

第３５図の交換機リセット回路１９２は制御部分と出力
部分との２個の部分から構成される。

この制御部分の詳細を第４３図に示す。

この制御部分の目的は、電力が最初に通じた時、または
何等かの理由でプロセッサが作動プログラムを１ＩＥＬ
＜行なうことができなかった場合に交換機を始動させる
ためのものである。

第４３図に示すように、交換機リセット回路には、タイ
マーＡｌＯ４と、フリップフロップ回路ＡｌＯ３と、他
のフリップフロップ回路Ａ１０６とを設ける。

プロセッサによって］、 ７５ ＫＨ２の方形波の同期
信号５ＹＮＣを伝送する。

ＥＳＷは作動プログラムによって制御されてプロセッサ
から伝送される正の短パルスを示す。

正規作動時、ＥＳＷはほぼイ秒毎に現われる。

プロセッサが満足すべき状態で作動していても、例等か
の理由で作動プログラムを正しく実行することができな
かった場合、ＥＳＷは現われない。

正規作動中、ＥＳＷが繰返し現われることによってタイ
マーＡｌＯ４の出力は高レベルに保持される。

これにより、両フリップフロップ回路ＡｌＯ３およびＡ
１０６がセットされ、ＩＮＴは高レベルでＳ Ｅ Ｔは
低レベルとなる。

ＥＳＷが現われなくなった場合、または手動スイッチ１
９４を操作する場合、左側のフリップフロップ回路Ａｌ
Ｏ３へのＤ入力が低レベルになる。

この後の最初の同期信号５ＹＮＣによって、ＩＮＴは低
レベルとなり、これにより停車信号をプロセッサに送る
。

第２番目の５ＹＮＣパルスにおいて、ＩＮＴは正規の高
レベルに戻り、ＳＥＴは高レベルになる。

第３の５ＹＮＣパルスはトリガー信号としてタイマーＡ
ｌＯ４に転送される。

信号ＥＳＷがない状態で、（例えは、電源に接続して）
再び始動しようとする場合、第３の５ＹＮＣパルスがタ
イマーＡｌＯ４の出力を高レベルにする。

この場合には、次の２個の５ＹＮＣパルスが制御部分を
正規の状態に戻す。

（タイマーの作動が終了する前にＥＳＷが現われない場
合には、上述したサイクルが繰返される。

）手で再始動を行なった場合には、スイッチ１９４の解
放後に、最初の２個の５ＹＮＣパルスによって制御部分
は正規の状態に復帰される。

第３５図に示す交換機リセット回路１９２の出力部分を
第４４図に更に詳細に示す。

第４４図において、Ａ１０７はフリップフロップ回路を
、ＡｌＯ３は３状態緩衝器を示す。

交換機リセット回路の制御部分がリセツ１へサイクルを
行なっている場合には、この制御部分は中断信号をプロ
セッサに与え、ＳＥＴ信号を（交換器リセット回路の）
出力部分に与える。

上述の中断信号はプロセッサを停止させるものではなく
、停止させる代りに、プロセッサにデータラインからの
命令を受入れるよう命令する。

中断信号を受取った後、プロセッサはＴ３Ｉを高レベル
にし、中断信号が与えられたことを認識する。

これにより、プロセッサはＩＮＴＩＭを低レベルにし、
上述の命令を受入れる状態にあることを示す。

この際、３状態緩衝器ＡｌＯ３はり能の状態であり、適
当な命令をプロセッサに送り、フリップフロップ回路Ａ
１０７はリセットされて回路を正規の状態に戻す。

プロセッサを第４５〜５２図につき説明する。

プロセッサまたはＣＰＵ５８をプリント回路板上に設け
、この回路板には通信系統の作動を制御するＩｎｔｅＬ
ｚｆ６８００８マイクロプロセッサ（部品Ａ１０９）と
、プロセッサに交換機の残りの部分との情報交換を許す
ために必要な全てのインターフェイス回路と、プロセッ
サに関連する記憶装置６０とを設ける。

マイクロプロセッサＡ１０９とその結線を第４５図に示
す。

種々の結線の機能についてはプロセッサの作動と共に以
下に説明する。

１個の命令の実行には１，２または３個の動作段階が含
まれる。

４個の異なる形式の動作段階、すなわち、命令取出し、
記憶読取り、記憶書込みおよび届指令がある。

第４６図に示すように、命令実行の第１の動作段階は常
に命令取出段階である。

プロセッサは常に８個の可能の状態、すなわち、ＴＩ
、Ｔ２．Ｔ３．Ｔ４．Ｔ５．ＴＩＩ、待時または停止の
うちのいずれか１個の状態にある。

典型的動作段階において、プロセッサは５個の状態を経
て作動する。

状態ＴＩにおいてプロセッサは１個のバイトを（デ゛−
ター結線に）出力として出し、このバイトは通常、１４
個のビットアドレス群の最後の８個のビットからなるビ
ット列である。

状態Ｔ２において、プロセッサは第２バイトを出力し、
このパイ１〜は（通常）アドレスの最も重要な６個のバ
イトよりなる（ＤＢΦ〜ＤＢ５において）。

この際、ＤＢ６およびＤＢ７は２個の制御ピッ）ＣＹΦ
およびＣＹＩを持っている。

これらのビットは４種の動作段階の形式を（命令取出し
、を００で、記憶読取りおよび記憶書込みを０１および
１１で、％指令を１０で）プロセス中に指示する。

状態Ｔ３において、プロセッサはデーターの１個のバイ
トを入力または出力する。

状態Ｔ４およびＴ５はプロセッサ内での作動に用いられ
る。

□状態Ｔ５または状態Ｔ４およびＴ５が予定の動作段階
に必要でない場合には、これらの状態を飛越して次の状
態に移ることができる。

ＲＥＡＤＹが低レベルで、データートランスファーに含
まれる外部装置がデータを処理するため準備され。

た状態にない場合には、プロセッサは状態Ｔ２から待時
状態に移る。

ＲＥＡＤＹが高レベルになる際、プロセッサは状態Ｔ３
となり作動を続ける。

命令取出段階中に、（状態Ｔ３にある）プロセッサが命
令ＨＡＬＴを入力する場合、プロセッサは状態Ｔ３から
。

停止状態となる。

プロセッサはＩＮＴＥＲＲＵＰＴが高レベルになるまで
停止状態を維持し、ＩＮＴＥＲＲＵＰＴが高レベルにな
った際に状態ＴＩＩになる（これにより、ＩＮＴＥＲＲ
ＵＰＴの結線は再び低レベルにセットされる）。

このＴＩＩの状態から、プロセ・ツサは状態Ｔ２に移り
、正規の作動を再び続けることができる。

命令ＨＡ’Ｉ、Ｔを用いなくても、ＩＮＴＥＲＲＵＰＴ
結線を高レベルにセットすることによって、プロセッサ
を、中断することができる。

次の命令取出段階中に、プロセッサは状態Ｔ３から状態
ＴＩＩになる（この際、ＩＮＴＥＲＲＵＰＴ結線は再び
低レベルにセットされる）。

命令取出段階は繰返され、プロセッサは状態ＴＩＩおよ
びＴ２中に早期のアドレスを出力する。

データ結線を記憶装置から他のデータ源に切換えること
によってＴ３状態中に交互の命令を入れることができる
。

かようにして、プロセッサの順次の作動を中断後に送ら
れる命令ｉによって制御する。

８個の状態のそれぞれにおいてプロセッサは３個の状態
線ＳΦ、ＳｌおよびＳ２に「状態コード」を出力する。

状態コードを下表に示す。

プロセッサは、クロック周波数の半分の周期で、５ＹＮ
Ｃ信号を発生する。

ストロボおよびラッチ作用のためΦ１．Φ２および５Ｙ
ＮＣの適当な組合せを用いることによって入力および出
力信号のタイミングを正確に制御する。

１個の作動状態が１個の５ＹＮＣサイクルに対し持続し
、非作動状態（待時または停止）が５ＹＮＣサイクルの
積分数に対し持続する。

プロセッサに直接に接続される緩衝回路を第４７図に示
す。

図面においてＡ１１０は３状態入力緩衝器で、Ａｌ １
２ 、Ａ１１３およびＡ１１４は出力緩衝器であり、Ａ
１１５ 、Ａ１１６およびＡ１１７はラッチ回路である
。

緩衝状態コード信号をデコーダ（図示せず）に送り、こ
のデコーダはデコードされた状態信号を出力する（例え
ば、Ｔ１ラインは通常高レベルであり、プロセッサが状
態Ｔ１になる際低レベルになる）。

緩衝した５ＹＮＣおよび５ＹＮＣをΦ２に組合せてＥＡ
ＲＡＬＹ ５ＴＲＯＢＥおよびＬＡＴＥ ５ＴＲＯＢＥ
信号を発生する。

これらの信号の時間関係を第４８図に示す。

状態ＴＩまたはＴＩＩ中に、第４７図に１９６で示す緩
衝データ出力結線における情報をＬＡＴＥＳＴＲＯＢＥ
によって低オーダアドレスラッチ回路Ａ１１６にラッチ
する。

このラッチ回路から（ＡＴ）ＲＢΦ〜ＡＤＲＢ７を）低
オーダアドレス結線を経て交換機の残部に送る。

状態Ｔ２中に、緩衝データ出力結線による情報を（ＬＡ
ＴＥ ５ＴＲＯＢＥによって）高オーダアドレスラッチ
回路Ａ１１５にラッチし、このラッチ回路から（ＡＤＲ
Ｂ８〜ＡＪ）ＲＢＤを）高オーダアドレス結線および（
ＣＹΦおよびＣＹＩを）サイクルコード結線を経て送出
する。

ラッチ作用に用いられる論理回路を第４９図に示す。

記憶動作（状態Ｔ３中における読取りまたは書込み）を
３本の結線を経て送られる信号ＷＲＴＥＭＩＮＴＩＭお
よびＴ３Ｉによって制御する。

ＣＹΦ。ＩＮＴＩＭおよびＴ３Ｉの全てが低レベルであ
る場合に、記憶装置における３状緩衝器によって記憶出
力情報ＤＢΦ〜ＤＢ７を無緩衝データ結線にそう人する
。

ＷＲＴＭを低レベルにセットすることによって書込みが
行なわれる。

第５０図に示す論理回路において、Ａ１１８．Ａ１１９
およびＡｌ２Ｏはフリップフロップ回路を示す。

第５０図においてＣＹΦは状態Ｔ中に高オーダ・アドレ
スラッチにセットされる。

ＣＹΦは（セット後）命令取出しまたは記憶読取り段階
中低レベルで、記憶書込みまたはｂ指命段階中高レベル
である。

ｌＮＴｌ０Ｎは状態Ｔ２中にＬＡＴＥ ５ＴＲＯＢＥの
終端。

で低レベルになり、状態Ｔ３中にＬＡＴＥ ５ＴＲＯＢ
Ｅの終端で再び高レベルになる。

Ｔ３Ｉは通常低レベルである。

しかし、プロセッサがＩＮＴＥＲＲＵＰＴ信号に応答し
て状態ＴＩＩになる場合、Ｔ３■は（状態ＴＩＩ中に）
ＬＡＴＥ ５ＴＲＯＢＥの終端で高しベ。

ルになる。

Ｔ３Ｉは状態Ｔ３中にＬＡＴＥ ５ＴＲＯＢＥの終端
で再び低レベルになる。

従って、ＮＴＥＲＲＵＰＴに後続する第１動作段階中に
記憶読取動作が行なわれるのを禁屯する。

従って、状態Ｔ３中に命令を無緩衝データ結線に単に置
くだけで命令を保持′することができる。

ＷＲＴＭは各５ＹＮＣサイクル中にＬＡ、ＴＥ ５ＴＲ
ＯＢＥの開始によってセットされるフリップフロップ回
路の出力である。

記憶読取段階中、状態Ｔ３においてＥＡＲＬＹ ５ＴＲ
ＯＢＥが開始される際に低レベルになる（フリップフロ
ップ回路はクリヤーされる）。

ＷＲＴＭは状態Ｔ３中にＬＡＴＥ ＳＴ’ＲＯＢＥが開
始される際に再び高レベルになる。

％動作は常に２個の動作段階を必要とする。

第１に命令取出段階であり、この段階中に、Ｉ局命令が
記憶装置から取出される。

第２がＩ、６指令サイクルである。

状態Ｔｌ中に１個のバイトが（マイクロプロセッサＡ１
０９における内部レジノスターから）低オーダアドレス
ラッチ回路Ａ１１６（第４７図参照）に送られる。

前の（命令取出し）段階中に記憶装置から受取られたｈ
命令は、状態Ｔ２中に高オーダアドレスラッチ回路Ａ１
１５に転送される。

状態Ｔ３は読取動作状態とする場合、この動作段階にお
いて情報ＩＮＢΦ〜ＩＮＢ７をデータ入力結線からプロ
セッサに３状態入力緩衝器Ａ１１０を経て伝送し、或は
書取動作段階とする場合、この段階中に情報をプロセッ
サから転送する。

プロセッサ板はインターフェイス回路の一部として設け
られ、これに％アドレスｌ０ＡＤΦ〜ｌ０ＡＤ７を駆動
する％アドレスラッチＡ１１７を設ける。

このラッチからプロセッサに情報を転送することができ
る。

情報を低オーダアドレスラッチＡ１１６から％アドレス
ラッチＡ１１７に送って％書込動作によって％アドレス
結線に現われるようにすることができる。

％命令は常に「ＯＩ−、−−１１の形で ある。

最初の８個のｈ命令は［０１００，−−−−ＩＪの形で
、％読取（入力）命令であり、残りの２４個が％書取（
出力）命令である。

ｌ０ＲＤおよびｌ０ＷＲＴは以下に説明するように％動
作を制御するために用いられる。

第５１図に示す論理回路につき説明するに、％命令段階
の状態Ｔ２において、（しかし、％命令は読取命令にす
ぎない場合に、）ＬＡＴＥ ５ＴＲＯＢＥの開始時に、
し１入力命令が高オーダアドレスラッチＡ１１５にラッ
チされると同時にｌ０ＲＤは低レベルになる。

（ＣＹΦが低い命令受取段階である次の動作段階の状態
Ｔ２中におけるＬＡＴＥ ５ＴＲＯＢＥの開始時に）新
しいバイトが高オーダアドレスラッチにラッチされる場
合にｌ０ＲＤは再び高レベルとなる。

ｌ０ＲＤおよびＩＮＴＩＭが共に低レベルで（後衝器が
可能状態となる）ある場合、データＩＮＢΦ〜ＩＮＢ７
がデータ入力結線によって３状態入力緩衝器Ａ１１０を
経てプ論セッサに送られる。

（高オーダアドレスラッチによって保持されているＩ／
Ｑ命令がＩ、４書込命令である場合、）■１０指令指作
動階の状態Ｔ３中におけるＬＡＴＥ ５ＴＲＯＢＥの開
始時にｌ０ＷＲＴは。

低レベルとなる。

このｌ０ＷＲＴは同じ動作段階の同じ状態Ｔ３中にＬＡ
ＴＥ ５ＴＲＯＢＥが終る際に再び高レベルになる。

多数の特別の制御結線によってＩ７．指令作動中にプロ
セッサによって■１０命令信号を供給して共通制御装置
５６の他の部分の作動を制御することができる。

これらの％命令はデコーダＡ１２２およびＡ１２３によ
って発生され、デコーダＡ１２２は高オーダアドレスラ
ッチＡ１１５の出力をデコードして第４７図に示す種々
の命令を生じ、またテ゛コーダＡ１２３は低オーダ出力
ラッチＡ１１６の出力をデコーダして命令ＴＤＣ８を発
生する。

次にＩ、４読取段階中に生ずる動作につき説明する。

各場合においてｒＯＲＤが低レベルになる際に特定の状
態が生じ、この状態はｌ０ＲＤが再び高レベルになるま
で接続する。

１、 ｌ０ＲＤは低レベルになり、ｂアドレスラッチ
Ａ１１７に関連する８状態緩衝器Ａ１２１は可能の状態
となりラッチによって保持されたデータＤＢΦ〜ＤＢ７
をデータ結線にそう人する。

２、 ｌ０ＲＤは低レベルになり、ｌ０ＥＮＢは高レ
ベルになる。

かかる状態が生じた場合、％アドレスラッチＡ１１７に
よって保持されるデータはｒｏｏｏｏ、ｏ−−−ｊの形
であり、ＴＤＣ８は低レベルになる。

３、 ｌ０ＲＤは低レベルとなり、ＣＴＣ８は低レベ
ルになる。

４、 ｌ０ＲＤおよびＣＴＣ８は低レベルとなり、Ｒ
ＲＥＡＬは高レベルになる。

５、 ｌ０ＲＤおよびＣＴ（丙は低レベルとなり、Ｆ
ｔＳＴＡ（Ｘは高レベルになる。

６、 ｌ０ＲＤは低レベルになり、ＥＳＷは高レベル
になる。

かかる状態は各作動プログラム実行中に１度、約Ｘ秒毎
に生ずる。

％書込段階中、次の状態が生ずる。

−面落Ｃ結線、ｌ０ＥＮＢ結線およびＴＤＣ８結線の移
行がおこる場合、その移行はＩ７．読取段階中にプログ
ラムされたものと同じである。

すなわち、稀書取段階の状態Ｔ２にレベル変化が生じ、
この変化は次の動作段階の状態Ｔ２まで接続する。

他の状態として、ｌ０ＷＯＲＴが低レベルになる際、Ｗ
ＲＥＡＬ結線またはＷＴＸ結線のレベル変化またはＩ、
６アドレスラツチのラッチ作用が開始し、これにより生
じたレベル変化その他はｌ０ＷＲＴが再び高レベルにな
るまで持続する。

１、 ｌ０ＷＲＴが低レベルになり、ｌ０ＥＮＢが高
レベルになる。

ｌ０ＥＮＢが高レベルになる場合、■扁アドレスラッチ
は［００００、０−−−ｊを保持し、これによりＴＤＣ
８は低レベルになる。

２、 ｌ０ＷＲＴが低レベルになり、低オーダアドレ
スラッチＡ１１６によって保持されたデータが■１０ア
ドレスラッチＡ１１７にラッチされる。

３、 ｌ０ＷＲＴが低レベルになり、ＷＴＸが高レベ
ルになる。

４、 ｌ０ＷＲＴが低レベルになり、ＣＴＣ８が低レ
ベルになる。

５、 ｌ０ＷＲＴが低レベルになり、ＣＴＣ８が低レ
ベルになり、ＷＲＥ、ＡＬが高レベルになる。

プロセッサへのＲＥＡＤＹ入力が低レベルである場合、
プロセッサは（前述したように）状態Ｔ２から待時状態
になり、この待時状態に止まる。

ＲＥＡＤＹ入力が再び高レベルになる際、プロセッサは
次の５ＹＮＣザイクルの開始に際し状態Ｔ３になる。

例外が■１０読取読取中に生ずる。この場合、プロセッ
サは（状態Ｔ２．Ｔ３間で）ＩＳＹＮＣサイクルを待時
状態で経過して外部装置に余分の整定時間を与える。

命令取出段階の状態Ｔ３中に、ＣＹΦ、ＣＹＩおよびＩ
ＮＴＩＭは全て低レベルになる。

この状態は論理回路によって認識される。

同時に、記憶装置から受取った命令がデータ結線ＤＢΦ
〜ＤＢ７上および緩衝データ結線上に現われる。

命令が「０１００ 、−−−− Ｉ Ｊの形の％読取命
令である場合には、この状態が他の論理回路によって認
識される。

両状態が認識される際、待時フリップフロップ回路への
クロック入力は他の論理回路によって可能となる。

このフリップフロップ回路は、次で、Φ２の次の正方向
移行によってセットされ、この際、プロセッサへのＲＥ
ＡＤＹ入力は低レベルになる。

次の動作段階であるＩ、４読取段階中にプロセッサは状
態Ｔ２から待時状態になる。

これにより、待時フリップフロップ回路は状態デコーダ
からの信号によってリセットされ、次の５ＹＮＣサイク
ルの開始時に、プロセッサは状態Ｔ３になる。

前述したように、プロセッサを高レベルのインターラブ
ド信号ＩＮＴＥＲＲＵＰＴによって中断することができ
、この信号により電流命令動作の終りにおいてプロセッ
サを状態ＴＩＩにする。

しかし、プロセッサが状態ＴＩＩになると同時に信号Ｉ
ＮＴＥＲＲＵＰＴを正規の低レベルに戻すことが必要で
ある。

かかる問題を処理する論理回路を第５２図に示し、この
図面においてＡ１２４およびＡ１２５はフリップフロッ
プ回路を示す。

図面において、外部からのインターラブド信号はＩＮＴ
において低レベルである。

この信号が（ＩＮＴが正規の高レベルに戻る際に）除去
される場合、左側のフリップフロップ回路Ａ１２４はセ
ットされる。

左側のフリップフロップ回路Ａ１２４がセットされた状
態で右側のフリップフロップ回路Ａ１２５は次の正方向
Φ１信号の終りにセットされる。

右側フリップフロップ回路の出力はＩＮＴＥＲＲＵＰＴ
信号で、プロセッサーに送られる。

状態ＴＩＩにおいてＥＡＲＬＹ ５ＴＲＯＢＥの開始時
に両フリップフロップ回路はクリヤーされる（ ＩＮＴ
ＥＲＲＵＰＴは低レベルになる）。

次に、記憶装置を第５３図につき説明する。

第４図に示す記憶装置６０はプリント回路板上に設けら
れ、通信交換機の作動を制御するために必要とされる全
ての情報を記憶する。

記憶装置６０はプロセッサ５８に直接接続され、その構
成を第５３図に示す。

記憶装置６０にはまたプロセッサによって用いられるデ
コーダ回路を設ける。

第５３図に示すように、記憶を１４本のアドレス結線Ａ
ＤＲ’ＢΦ〜ＡＤＲＢ９およびＡＤＲＢＡ〜ＡＤＲＢＤ
によってアドレスする。

これらのアドレス結線によって１４ビツトの記憶アドレ
スを送り、最も重要なビットがＡＤＲＢＤに現われる。

データを８本のデータ結線、ＤＢΦ〜ＤＢ７によって記
憶装置にそう人すると共にこれから取出す。

記憶装置への残りの入力はＷＲＴＭ（書込記憶）制御結
線および８個の書取制御結線ＣＹΦ、ＩＮＴＩＭおよび
Ｔ３Ｉである。

ＲＡＭ２０６は静止の８個のＩＫ−ｂｙ−４チツプで構
成される。

このＲＡＭ２０６にはＩＩ ０１０−−−−−−−−−
−−−−−１の形のアドレスをそう人する。

４個の最も重要なビットをアドレスデコーダ２０９に送
り、このデコーダはＲＡＭの８個のチップの全てに対し
可能信号を出力する。

残りの１０個のアドレスビットはＲＡ、Ｍに現われ、こ
のＲＡ、 Ｍにおいてアドレスビットは所望のチップ位
置を特定する。

各ＲＡＭチップには、３状態出力緩衝器を設け、ＲＡＭ
にアドレスがそう人される際にその出力を８本の共通結
線２１０によって出力緩衝器２１２に送る。

ＲＯＭ２０７は４個の２に−ｂｙ−８チップで構；成す
る。

このＲＯＭ２０７には「０−−一−−−２−−−−−−
−Ｊの形でアドレスをそう人する。

２番目および３番目の（最も重要な）ビットによって４
個のＲＯＭチップの１個を選択し、最も重要な位置がＯ
であることによって選択したチップ、を可能とする。

残りの１１個のビット所望のチップ位置を特定する。

ＲＯＭにおいて各チップには８ワイド３状態緩衝器を設
け、ＲＯＭにそう人する際に選択したチップの出力が共
通出力結線２１０に現われるようにする。

； 制限ＰＦ？、ＯＭ２０８には２個の２５６−ｂｙ−
ｓチップ、すなわち、昼間ＦＲＯＭおよび夜間ＦＲＯＭ
を設ける。

夜間ＦＲＯＭはオプショナルな構成部品で、設けても設
けなくてもよい。

昼間ＦＲＯＭはアドレスを［１０００−０、−−−一−
−−Ｊの形で、受入れ、夜間Ｆ ＲＯＭはｌ’−１００
０１、−−−一−−−−」の形でアドレスを受入れる。

アドレスの６個の最も重要なビットをアドレスデコーダ
２０９に送り、このデコーダから所望のＦＲＯＭチップ
に可能信号を出力する。

残りの８個ビットは所望のチｉツブ位置を特定する。

各ＦＲＯＭチップには３個のワイド３状態出力緩衝器を
設け、ＰＲＯＭがアドレスを受入れる際に選択したチッ
プの出力が共通出力結線に現われるようにする。

書込を行なう場合には、８本のワイドデータ結；線２１
４にデータを入れＲＡＭ２０６にそう人し、書込制御結
線ＷＲＴＭを低レベルにすることによって行なう。

かようにしてデータがＲＡＭに特定の位置でそう人され
る。

読取は全ての８本の読取制御結線ＣＹΦ、ＩＮＴＩＭ。

ＪＴ３Ｉを低レベルにすることによって行なわれる。

この際、アドレスの２個の最も重要なビットが「００」
、「０１」または「１０」である場合には出力制御回路
２１６が可能信号を３状態出力緩衝器２１２に送る。

アドレスの２個の最も重要なビットが「１１」である場
合には読出しが禁止される。

次に、信号音デコーダの動作および保持時間について説
明する。

信号音デコーダ受信器６２．６２を第４図に全体を示す
交換機に接続する。

信号音デコーダ受信器（以後ＴＤＲと称する）は特定の
時間スロットに対し決められまたは解放される。

ＴＤＲは交換機の動作を制御するプロセッサ５８からの
信号によって特定の時間スロットに対し決められまたは
解放される。

これらの信号はプロセッサ結線を経て送られる。

自由ＴＤＲは無活動であり何もしない。

特定の時間スロットに対し決められるＴＤＲはその時間
スロット中に第４図の緩衝送信線１４８からの信号を受
取る。

これらの信号は通信送信線路２０を経て主レピータに送
られた後に緩衝通信受信ライン１４８に転送された信号
である。

これらの信号は復調されており再生された音声信号を有
効に信号音ダイヤル信号の存在に対し調べる。

有効ダイヤル信号の存在が（プロセッサ線路を経て）プ
ロセッサに報告される。

従って、ＴＤＲの第１の問題は２個号音ダイヤル信号を
検出および識別することにある。

ＴＤＲは、特定の時間スロットに対し１群のブロックパ
ルスを主レピータ５６に送ることができる。

これらのブロックパルスは第４図に示すブロック信号結
線によって転送される。

ＴＤＲがブロックパルスを伝送する際、特定のタイムス
ロットの開始直前に、各コミュテーションフレームに１
個のブロックパルスを伝送する。

ブロックパルスの効果は、デコーダに対し決められてい
る特定の時間スロット中に主レピータが通信送信線路２
０を経て入る到来または入力信号を（通信受信線路２２
に）転送するのを防止するにある。

しかし、ブロックパルスが存在するか否かにかかわらず
、・上述の入力信号は緩衝受信ライン１４８に常に転送
される。

ブロックパルスはプロセッサからのリクエストに応答し
てＴＤＲによって発生される。

例えば、プロセッサは特定のＴＤＲに信号を送ってその
ＴＤＲに例えば、６糾のブロックパルスを発生するよう
指示することができる。

従って、信号音デコーダに特定された時間スロットにお
いては、通信受信線路２２を経て送られる信号が６個の
短い順次の時間隔中には存在しない。

回転ダイヤルトランクでのアウトダイヤル中、加入者に
よってなされたダイヤルエントリがＴＤＲによって検出
され、識別され、プロセッサに信号が転送され、このプ
ロセッサにおいてダイヤル外れ地区に対しチェックされ
た後、一連のブロックパルスを発生するための命令とし
て信号がＴＤＲに戻される。

従って、ダイヤル加入者の回線を中央局に接続するトラ
ンク接続器における回路には一連の回転ダイヤル外れパ
ルス信号を発生する（各ブロックパルス列に対し１個の
アウトパルスを生ずる）。

従って、ＴＤＲの第２の問題は、アウトパルス（回転ダ
イヤル外れダイヤリング）信号の制御のため一連のブロ
ックパルスを発生することにある。

各ＴＤＲを４本の信号音結線よりなる１組の結線に接続
し、これにより、信号音発生器６４から４個の監視用信
号音を（音声信号として）受信する。

これらの信号音はダイヤル信号音、音声呼出音、話中信
号およびリオーダ信号である。

特定の時間スロットに決められたＴＤＲをプロセッサに
よって命令してブロックパルスを伝送させると共に、更
に第４図に示す信号音結線に信号を伝送することができ
る。

（信号音結線を経て伝送される）これらの信号を特定の
時間スロット中に伝送される上述した４個の障害探索ま
たは監視用信号音の１個によってパルス幅変調する。

信号音結線を経て主レピータに入る信号を通信受信線路
２２に（通信送信線路２０を経て入る）入力信号の代り
に転送し、これらの入力信号は信号音ハイウェイ信号を
併うブロックパルスの存在の理由で転送されない。

従って、ＴＤＲ，の第３の問題は、伝送時に、通信受信
線路２２に現われる障害探索信号を伝送することにある
。

ＴＤＫを、所要に応じ、受付制御卓、トランク接続器お
よび回線接続器に対し割当てることができる。

時間を保持するＴＤＲの問題については、ＴＤＲのこれ
ら３種の使用者のそれぞれに対し別個に以下に説明する
。

受付側（財）卓は２個の信号を送ることによってプロセ
ッサと通信する。

ＴＤＲが欠如する場合、制（財）卓はその機能を殆んど
完全に停止する。

従って、１個のＴＤＲを受付制御卓に専用のものとする
。

このＴＤＲは、所要に応じ、制御卓に割当てられ、必要
でない場合に解放される。

しかし、制御卓が信号を伝送する場合を除いては、任意
の時間スロットに対して決して割当てられず、従って、
ラインまたはトランクに対する割当ては得られない。

保持時間の見地から、受付制御卓を全時間バイヤスに１
個のＴＤＲを保持すると言うことができる。

ＴＤＲは、外部への呼出信号を設定することに関してト
ランクに割当てられない。

所要のパルスの送出は、呼出音発生源または受付制御卓
等に割当てられたＴＤＲによって制御される。

ＴＤＲは、入ってくる呼出音を設定することに関してト
ランクに割当てられない。

呼出音が（トランクを経て）人って来る場合、この呼出
音をプロセッサによって適当な目的物、すなわち、受付
制飢卓、特定回線、区域信号器またはユニバーザル夜間
信号器に指向させる。

（その目的物が制御卓または回線である場合に、）呼出
しに対し応答がない場合、または（その目的物が信号器
である場合に、）使用されている場合、或は呼出した相
手が（１回線である場合に、）話中である場合に呼出信
号音を他の目的物に切換えることができる。

幾らかの場合において、１回以上に切換えることができ
る。

しかし、呼出信号に応答があるまでトランクが外されず
、また（呼出信号に対する応答があるまで）外側の呼出
器が中央局によって供給される音声通信音信号を聴く。

ＴＤＲは（出または人のいずれの）呼出信号を整定する
プロセスに関してトランクに割当てられないが、呼出信
号を生ぜしめた後、次にこの呼出信号をトランクによっ
て伝送する場合に、ＴＤＲをトランクに割当てることが
できる。

ＴＤＲは障害探索信号音を外部の加入者に送る目的のた
め必要とされること勿論である。

トランクは伝送しようとする前に必然的に保持される。

新しい呼出先（伝送しようとする）が話中である場合お
よびプロセッサが他の話中でない呼出先に伝送のために
向けることができない場合、回路接続器によって試みた
としても伝送は不成功であり、或はまた制御卓で試みる
際に１へランクはキャンプオンしたままの状態に維持さ
れる。

いずれの場合にもトランクは保持状態を維持し、このト
ランクにＴＤＲは割当てられない。

話中でない目的先に伝送しようとする場合にのみＴＤＲ
は（トランクに対し）割当てられる。

パーキング（呼出保持）中の軌道に伝送する場合にはＴ
ＤＲは割当てられない。

トランク接続器に割当てられたＴＤＲに対する保持時間
の問題には容易に答えられない。

伝送された呼出信号音が応答されまたは捕えられた場合
、トランクが外部からの吐出者によって解放される場合
または（種々の状態において）トランクが交換機によっ
て解放される場合に、トランクは解放される。

しかし、プロセッサによって無応答の伝送呼出信号音を
代りの目的先に指向させ、或はまた一連の交互の目的先
に指向させることができる。

これがため、保持時間は交換機によって記憶される呼出
信号音転送命令によって影響され、この保持時間につい
て簡−中に述べることはできない。

伝送した呼出信号音が応答されまたは捕えられた場合、
または外部からの吐出者が切った場合に再方向シーケン
スを任意の点で中断することができる。

いずれの場合にも、ＴＤＲは解放される。

上述した（トランクに対するＴＤＲの割当てに関しての
）説明において、トランクとトランクとを接続する特別
な場合についての説明を避けた。

この場合につき次に説明する。

１−ランクを経て（外部に向けまたは外部から）呼出し
があった場合、トランクをラインに伝送し、（このライ
ンに関連する可変再呼信号（フォワード）によって）オ
フブレミス先に直ちに向きを変え、トランクとトランク
とを接続する。

（呼出信号音の伝送プロセスに関連して）伝送１ヘラン
クにすでに割当てられたＴＤＲを用いて第２トランクを
経て送出されるパルスを制御する。

ダイヤルを完全に終った後ＴＤＲは解放される。

従って、第２トランクに関連した中央局によって障害探
索信号音は（伝送トランクに）外部からの呼出しに対し
て戻される。

１〜ランクを経て外部から入ってくる呼出しを（これに
応答する前に）ラインに指向させ、オフブレミス先に直
ちに再指向させる場合に同様の状態が生ずる。

この場合、（外部から呼出しが入った）トランクを外し
、外部へのパルスの送出を制御するため上記トランクに
ＴＤＲを割当て、トランクとトランクとを接続する。

前述したと同様に、アウトダイヤルを完了する際に、Ｔ
ＤＲを解放する。

ライン接続器に割当てられた保持時間について次に説明
する。

オンフックラインがオフフックラインになる場合、ＴＤ
Ｒは割当てられ、加入者はダイヤル信号音を聴く。

ＴＤＲは次の状態のいずれかの場合に、これらの状態の
いずれが最初に起っても、解放される。

（ａ） ラインがオンフック状態に戻る場合。

（ｂ） 加入者がフックをフラッシュにする場合。

この場合につき、更に、次に説明する。

今のところ、信号音デコーダが割当てられている場合に
このデコーダがフックフラッシュの開始に際し解放され
るというだけで十分である。

（一般に、しかし、常にではないが、フックフラッシュ
が完了する際に、新しいＴＤＲが割当てられる。

）（ｃ） ダイヤルエントリの一部（または全部）と
して文字信号が入れられる前に１５〜１８秒以北経過す
る場合、有効ダイヤルエンドすが１個以上の余分の文字
信号のエントリを必要とする場合に文字信号を入れた後
に１５〜１８秒以北経過した場合、無効または許されて
いないダイヤル番号が入れられた場合、リオーダ信号が
１５秒間ラインに送られた後、ＴＴ）Ｒが解放される。

新しいＴＤＲはラインがオンフック状態に置かれた後に
フックフラッシュまたは相対的に長い。

オンフック間隔によってオフフック状態に戻されるまで
割当てられない。

（ｄ） 受付制御卓への呼出しに際し、受付が応答す
る際に、ＴＤＲは解放される。

（ｅ） 区域信号機に呼出しを行なう際、この呼出し
が捕えられ、または信号音が鳴ってから６０秒経過した
後、Ｔ Ｉ） Ｒは解放される。

後者の場合には、所定のオンフック時間隔の後まで、新
しく、）ＴＤＴ（は割当てられない。

（ｆ） 呼出しが捕えられまたは呼出しピックアップ
・ダイヤルエンドりが入れられる場合、この呼出しの捕
捉または呼出しピックアップが正しく行なわれる場合に
、ダイヤルエンｌ−ＩＪの完了に際しＴＤＲが解放され
る。

（ｇ） 他のラインへの呼出しに際し、呼出したライ
・ンが応答する際、または４８秒間呼出音が鳴った後、
または話中信号音が１５秒経過した後ＴＤＲが解放され
る。

後者の場合１５秒のリオーダ信号によってＴ Ｄ Ｒの
解放が行なわれる。

前述したように、予定のオンフック時間が経過。

するまで新しいＴＤＫが割当てられない。

（ｈ） 外部に（トランクを経て）呼出しを行なう際
、回転ダイヤルトランクにパルスを出し終った後８秒経
過する際、または２個の信号音トランクにダイヤルエン
ｌ−ＩＪを完全に送出し終った後８秒経過後、ＴＤＲは
解放される。

トランクを接続してからダイヤルを廻し始めるまでの間
に８秒以上経過する場合、１５秒のリオーダ信号の後に
ｉ’ Ｄ Ｒは解放される。

回線間での呼出しを行なう際に、話中信号を受取っても
、加入者がキャンプオンリクエストを入れる場合にはこ
の加入者はダイヤル信号音を受ける。

割当てられたＴ Ｄ Ｒが割当て後解放される場合を以
上につき説明した。

２共同型話の両パーティが呼出しを行なっている状態で
、ぐいずれの共同電話にもＴＩ）Ｒが割当てられない、
）一方のパーティが切る場合、このパーティが１個のラ
インである場合、ＴＤＲが残っているパーティに割当て
られる（このパーティは次いでダイヤル信号音を受する
）。

割当てられたＴ Ｄ Ｒが後に解放される状態は上述し
たと同じである。

呼出しを行なっている際に加入者かフックをフラッシュ
にする場合、この加入者のラインに１個のＴＤＲが割当
てられる。

この′Ｉ１１当てられたＴＤＲが後に解放される状態は
上述したとほぼ同じであ゛る。

ラインが呼出しを保持しているために以下に述べるよう
な他のり能性が生ずる。

（ａ） 他のフックフラッシュがＴＤＲを解放し、会
議呼出しを生ずる。

この場合、第２のフックフラッシュの終りにおいて新し
いＴ ’ｒ） Ｒは割当てられない。

（ｂ） 保持状態から呼出しをピックアップするダイ
ヤルエンｌ−ＩＪが割当てられたＴＤＲを直ちに解放す
る。

（ｃ）保持状態にある呼出しを伝送しようとするダイヤ
ルエンドＩＪはＴＤＫは解放しない。

伝送先がフリーの状態である場合、加入者はダイヤル信
号音を聞き、話中である場合には、話中信号を聞き前述
の伝送が有効でない場合にはリオーダの状態となる。

これらの３個の場合の全てにおいて、割当後のＴＤＲの
解放は前述したと同様に行なわれる。

ラインが（他のラインまたは受付制御卓によって）保持
されており、次にこの保持ラインによって伝送しようと
する場合、伝送先がフリーである場合にＴＤＲが伝送ラ
インに割当てられる。

（しかし、パーキング中のものに対する伝送に際しては
、信号音デコーダは割当てられない。

）（ａ） 伝送ラインが瞬間的にまたは所定の時間オ
ンフック状態になる場合、（伝送ラインに割当てられた
）ＴＤＲは常に解放される。

（ｂ） 伝送先が他のラインである場合には、呼出し
が応答される際、または４８秒の呼出信号音の後に１５
秒のリオーダ信号が続いた後、ＴＤＲが解放される。

（Ｃ） 伝送先が区域信号器である場合、呼出しが捕
えられた後または６０秒の呼出信号音の後にＴＤＫが解
放される。

（ｄ） 伝送先がトランクである場合、ラインとトラ
ンクとの間の呼出しに関して前述したようにＴＤＲは解
放される。

（この伝送は受付によってのみ行なうことができる） （ｅ） 伝送先が受付制御卓である場合には、受付が
応答する際に、ＴＤＲが解放される。

回線間の呼出しに際しての交換機の動作につき、次に説
明する。

本発明の交換機につき、更に詳細に説明するため、簡単
な回線間での通話路の設定および設定後の切離動作につ
き次に説明する。

説明の目的上回線ステーション番号２７が回線ステーシ
ョン番号３２を呼出す場合につき説明する。

先ずステーション４２７がオフフックとし、その接続器
によって主レピータに指向されるサービスリクエストと
して交互のフレームにおける割当てられた時間スロット
伝送する。

次に、主レピータがプロセッサによって指向されて、ス
テーション扁２７を含む４個のステーションを観察する
（主レピータは４個のステーションを一組としてそのス
テーション状態を観察するよう作動する。

）場合、このステーション／ｌ６２７がサービスリクエ
ストまたは注意状態にあることを確める。

したがって、主レピータは観察した組の４個のステーシ
ョンの状態についてプロセッサによって質問され、（実
際に２個の質問が行なわれ、その１つは観察した組の４
個のステーションが注意の状態にあるかどうか、第２に
観察した組の４個のステーションが能動状態にあるかど
うかについて質問する。

）ステーショア／／６２７が注意状態にあることをプロ
セッサに報告する。

これにより、プロセッサは指令メツセージを指令／１６
２７に送り、通信受信線路２２の沈黙スロットに聴取す
ることを告げる。

従って、ステーション４２７はその聴取命令レジスタに
聴取命令をもち各フレームに伝送するために、能動状態
になる。

これにより、プロセッサは次にステーション４２７が属
する４個のステーションよりなる組についての主レピー
タの観察結果について主レピータに質問する。

ＴＤＲが得られる場合、プロセッサはステーションＡ、
２７の時間スロットにＭＡＲＫ信号を緩衝受信ライン
１４８を経て出すことを主Ｉ／ピータに告げ、得られる
ＴＤＲに割当信号を送り、これにより割当状態とし、Ｍ
ＡＲＫ信号を観察する。

割当命令信号が高レベルにある間に、ＴＤＲはＭＡ、Ｒ
Ｋ倍信号聴くことによって割当てるべき時間スロットを
見出す。

これによりプロセッサは割当命令を停止し、ＴＤＲはス
テーション／％２７の時間スロットに割当てられた状態
を維持する。

プロセッサは、次いで、割当てよＴＤＲにダイヤル信号
音を通信受信線路２２およびその割当てた時間スロット
に伝送するよう命令し、指令メツセージによって、ステ
ーションＡ６２７１こぞし自身に割当てられた時間スロ
ットに聴くよう命令してステーション４２７における加
入者にダイヤル信号音を聴かせる。

これにより、加入者はブツシュボタンの第１デイジツト
３を押し、これにより、２個の信号音−符号化ダイヤル
信号音を時間スロットによって割当てられたＴＤＫに伝
送する。

このＴＤＲはダイヤル信号音を２進の３にデコードし、
加入者の指がブツシュボタンからあがる際に、フラッグ
を上昇する。

次いで、ＴＤＲはプロセッサによって質問され「３」が
ダイヤルされたことを報告し、プロセッサはこの符号を
記憶し、ＴＤＲにダイヤル信号音を出すよう指示する。

加入者は、更に、ブツシュボタンの第２のディジット２
を押し、これにより、他の対の符号化したダイヤル信号
音を割当てられたＴＤＲに伝送し、このＴＤＲは信号音
を２進の２にデコードし、加□入者が指をボタンから離
す際に、フラッグを上昇すル。

ＴＤＲは、次に、プロセッサによって質問される際に、
プロセッサにダイヤルディジット２を報告し、プロセッ
サはこの符号を記憶した後全体としてのダイヤルエンド
すとして３２を解釈する。

これにより、このダイヤルエントリ３２を呼出ステーシ
ョンのアドレスにデコードし、プロセッサは（記憶装置
６０に記憶された）状態リストを観察して呼出したステ
ーションが話中であるかないかを見出す。

話中である場合には、プロセッサはＴＤＲに命令して話
中信号を伝送させ、この信号を加入者のステーション／
１６．２７によって受取らせる。

ステーション／１６３２が話中でない場合には、プ。

ロセツサはＴＤＲに可聴信号音をステーション扁２７に
送るよう命令する。

更に、プロセッサはステーション／１６３２に指令メツ
セージを送りステーション／ｌ６３２に沈黙スロットに
よって聴くよう命令する。

これらの指令メツセージは幾らかがリングビットに「１
」を持ち、また幾らかが「１」を持たないものであり、
これにより、ステーション／Ｉ６．３２における接続器
もまたその関連する電子信号器をオフおよびオンにする
。

この状態で、プロセッサはステーション／１６．３２の
状態に注意を払い、その状態を４個の順序グループにお
けるステーション状態についての主しピークのプロセッ
サの連続する質問の一部として周期的にチェックする。

ステーショアＡＭ３２が存在する場合、その接続器はそ
の聴取命令レジスフに聴取命令を有し、オンフック信号
を交互のフレーム中の割当てられた時間スロットに伝送
して注意状態を指示する。

ステーション扁３２が注意状態にあることが見出されな
い場合にはステーション４３２は存在せず、プロセッサ
はステーション況３２への信号音命令指令メツセージの
伝送を止め、ＴＤＲにステーション４２７への可聴信号
音の送りを停止するよう命令し、これに代りリオーダ信
号音を送るよう命令する。

ステーション扁３２がプロセッサによって注意されるべ
く見出される場合には例も行なわれない。

ステーション扁３２が次にオフフック状態となる際、ス
テーションＡ６．３２は能動状態に移り、各フレーム中
に伝送する。

プロセッサがステーション４３２のかかる能動状態を知
らされる際、プロセッサは次の３個の事項を行なう。

１、ステーション／／６２７の時間スロットに聴取する
よう命令する指令メツセージをステーションＡ６．３２
に送る。

２・ ステーションＡ６３２の時間スロットに聴取する
よう命令する指令メツセージをステーションＡ６２７に
送る。

３、ＴＤＲに解放するようメツセージを送る。

この状態において、呼出しが行なわれ、この呼出しはパ
ーティの１人によって後述するように終了するまで継続
する。

かかる動作を説明するため、ステーションＡ２７におけ
るパーティが先ず最初取上げたと仮定する。

ステーショア／１６２７がハングアップする際、このス
テーション／ｌ６２７は注意状態となり、その接続器は
交互のフレーム中に伝送する。

ステーション慮２７のオンフック状態によって切るかま
たはフックフラッシュにするかについてリクエストする
ことができる。

従って、プロセッサは最初に両状態を沈黙スロットに聴
くことを命令し、ステーション／１６３２をステーショ
ン／１６２７によって保持されている際にマークし、実
時間クロックの時間をプロセッサによって留意する。

ステーション４２７が予定の短時間内にオフフック状態
に戻る（注意状態に戻る）場合、プロセッサはこれをフ
ックフラッシュとして解釈し、ステーションガロ２７に
ＴＤＲおよびダイヤル送信音を通常の方法で与え、ステ
ーション４３２はステーションｌ６２７によって保持状
態を維持する。

他方ステーション／１６２７が予定の時間内で注意状態
に戻らない場合には、切離に対するリクエストとしてそ
のオンフックを解釈する。

この時点において、プロセッサはレジスタ語「１十を含
まない指令メツセージ（「聴くな」という命令）を送り
、これにより、ステーション／ｌ６２７を遊び状態に戻
す。

同様にして、プロセッサはステーション／４６３２を保
持状態から外し、ステーショアＡ１３２にＴＴ）Ｒおよ
びダイヤル信号音を通常の方法で与える。

ステーション４７２がこれによりオンフック状態となり
、オンフック状態を予定時間維持する場合、ステーショ
ア４３２に割当てられたＴＤＲが解放され、プロセッサ
はステーション／１６．３２に「聴くな」の指令メツセ
ージを送り、これによりステーション４３２を遊び状態
に戻す。

【図面の簡単な説明】

第１図は本発明による通信交換機の全体のブロック線図
、第２図は第１図に示す通信交換機のクロック線路に現
われるクロック信号のタイミングフォーマット及び第１
図の通信送信及び受信線路に現われる通信信号の通信フ
ォーマツ１〜を示す線区、第３図はクロック信号及び通
信信号の変調フォーマットを示す線図、第４図は第１図
に示す交換機の共通制御装置の詳細構造を示すブロック
線図、第５図は第１図のループロックの詳細構造を示す
ブロック線図、第６図は第５図に示すループクロック内
で発生する種々の信号の波形及び位相関係を示す線図、
第７図は第１図に示す回線接続器の詳細構造を示すブロ
ック線図、第８〜１１図は第７図に示す回線接続器の種
々の構成部品の詳細構造を示すブロック線図、第１２図
は第１図に示すトランク側回線接続器とトランクインタ
ーフェイスユニットの一側を示すブロック線図、第１３
〜１９図は第１２図のトランク側接続器とｈランクイン
ターフェイスユニットの種々の構成部品の詳細構造を示
すブロック線図、第２０図は第４図に示す主レピータの
詳細構造を示すブロック線図、第２１〜２６図は第２０
図に示す主レピータの種種の構成部品の詳細構造を示す
ブロック線図、第２７図は第４図に示す信号音デコーダ
ー受信器の詳細構造を示すブロック線図、第２８〜３４
図は第２７図に示す信号音デコーダー受信器の種々の構
成部品の詳細構造を示すブロック線図、第３５図は第４
図に示す障害探索電流発生器の詳細構造を示すブロック
線図、第３６〜３８図及び第４０〜４４図は第３５図に
示す障害探索電流発生器の種々の構成部品の詳細構造を
示すブロック線図、第３９図は信号を第３５図の発生器
に組合わせる方法を示す路線図、第４５図は第４図に示
すプロセッサーに設けられるマイクロプロセッサ−装置
及びその種々の母線を示すブロック線図、第４６図は第
４図に示すプロセッサーによって行なわれる種々の指令
行為を示す線図、第４７図は第４図のプロセッサーの一
部の詳細構造を示すブロック線図、第４８図は第４図に
示すプロセッサーによって用いられる信号間の位相関係
を示す線図、第４９〜５２図は第４図のプロセッサーの
他の部分の詳細構造を示すブロック線図、第５３図は第
４図に示す記憶装置の詳細構造を示すブロック線図であ
る。 ２０・・・・・・通信送信線路、２２・・・・・・通信
受信線路、２４・・・・・・送信クロック線路、２６・
・・・・・受信クロック線路、２８・・・・・・ループ
クロック、３ｏ・・曲終端装置、３２・・・・・・端子
、３４・・・・・・共通制御装置、３６・・・・・・共
通装置キャビネット、３８・・・・・・電源、４０・・
・・・・信号再生中継器、４２，４４・・・・・・電力
及び接地路線、４６・・・・・・回線接続器、４８・・
・・・・電話機備付制御卓、５０・・・・・・電話機、
５２・・・・・・トランクインターフェイスユニット、
５４・・・・・・トランク、５６・・・・・・主レピー
タ、５８・・・・・・プロセッサーＣＰＵ。 ６０・・・・・・記憶装置、６２・・・・・・信号音デ
コーダ受信器ＴＤＲ，６４・・・・・・監視用信号音（
障害探索Ｕめ発生器、６６・・・・・・クロック回路、
６８・・・・・・線路、７０・・・・・・矩形波発振器
、７２．７４・・・・・・デバイダ−１７６・・・・・
・７状態度数計、７８・・・・・・８状態度数計、８０
・・・・・・ＮＡＮＤ’７’−）、８２・・・・・・パ
ルストＤツバ−１８４、８８−、、、−ラインドライバ
ー、８６・・・・・・パルス発生器、９０・・・・・・
受信回路、９２・・・・・・伝送回路、９４・・・・・
・ハイブリッド回路、９６・・・・・・論理回路、９８
，１００，１０２・・・・・・平衡ライン、１１２・・
・・・・電源、１１４ 、１１６・・・・・・レベルシ
フト回路、１１８・・・・・・受信回路、１２０・・・
・・・伝送回路、１２２・・・・・・ハイブリッド回路
、１２４・・・・・・論理回路、１３０・・・・・・変
成器、１３２・・・・・・ダイオードリミッタ−回路、
１３４，１３６・・・・・・抵抗、１３８・・・・・・
クロック回路、１４０・・・・・・信号回路、１４４・
・・・・・論理回路、１４６・・・・・・インターフェ
イス回路、１５２・・・・・・ゲート回路、１５４・・
・・・・インバータ、１５６・・・・・・ＮＯＩ（ケ−
１：、１６４・・・・・・タイミング回路、１６６・・
・・・・選択回路、１６８・・・・・・送信回路、１７
０・・・・・・受信回路、１７２・・・・・・インター
フェイス制御回路、１７４・・・・・・ＮＯＲゲート、
１７６・・・・・・インバータ、１７８・・・・・・Ｎ
ＡＮＤゲート、１８０・・・・・・周波数分割器、１８
２，１８４゜１８６．１８８・・・・・・信号音源、１
９０・・・・・・実時間クロック、１９２・・・・・・
交換機リセット回路、１９４・・・・・・手動スイッチ
、２０９・・・・・・アドレスデコーダ、２１２・・・
・・・出力緩衝器、２１６・・・・・・出力制御装置、
Ａ１・・・・・・バイポーラ半導体チップ、Ａ２・・・
・・・パルス幅復調器半導体チップ、Ａ３・・・・・・
記憶ユニット、Ａ４・・・・・・受信回路能動多極フィ
ルタ半導体チップ、Ａ、５．Ａ６．Ａ８・・・・・・半
導体チップユニット、ＡＩ・・・・・・バイポーラ−Ｎ
Ｏ８−インターフェイス半導体チップ、Ａ９・・・・・
・伝送回路能動多極フィルタ半導体チップ、Ａ１０・・
・・・・バイポーラ半導体チップ、Ａ１１・・・・・・
バイポーラ−ＮＯ８−インターフェイス半導体チップ、
Ａ１２・・・・・・ユニット、Ａ１３・・・・・・主論
理ユニツＩ〜、Ａ１４〜Ａ１７・・・・・・ユニット、
Ａ１８・・・・・・フィルタ、Ａ１９・・・・・・レベ
ルシフ１−回路、Ａ−２０・・・・・・ユニット、Ａ２
１・・・・・・シフトレジスタユニット、Ａ２２・・・
・・・ループ電源検出器、Ａ２３〜Ａ２８・・・・・・
ユニット、Ａ２９・・・・・・レベルシフト回路、Ａ３
０・・・・・・Ｉ）Ｃ分路、Ａ３２・・・・・・入力緩
衝器、Ａ３３．Ａ３４・・・・・・出力緩衝器、Ａ−３
５・・・・・・ラインドライバー、Ａ３６ 、 Ａ３７
−・・−レベル切換器、Ａ−３８・・・・・・シフトレ
ジスター、Ａ３９・・・・・・フリップフロップ回路、
Ａ４０．Ａ４１・・・・・・１シヨツトマルチバイブレ
ーク、Ａ４１′・・・・・・入力緩衝器、Ａ４２・・・
・・・レベル切換器、Ａ−４３〜Ａ−４５・・・・・・
緩衝器、Ａ−４６・・・・・・ラインドライバー、Ａ４
７・・・・・・フリップフロップ回路、Ａ４８ 、 Ａ
、４９・・・・・・緩衝器、Ａ５０・・・・・ラフ１〜
レジスター、Ａ５１・・・・・・フリップフロップ回路
、Ａ５２ 、 Ａ５４． Ａ５６゜Ａ５７．Ａ６２〜Ａ
６４・・・・・・緩衝器、Ａ５３・・・・・・論理回路
、Ａ５５・・・・・・デコーダ、Ａ５８．Ａ５９・・・
・・・シフトレジスター、Ａ６０ 、Ａ６５ 、Ａ６６
・・・・・・ラッチ、Ａ６１・・・・・・フリップフロ
ップ回路、シＡ６７・・・・・・デコーダ、Ａ６８・・
・・・・センター、Ａ６９・・・・・・受信器、Ａ７０
・・・・・・復調器、Ａ７１・・・・・・フィルター、
Ａ７２・・・・・・信号音受信器、Ａ７３・・・・・・
アドレスデコーダ、Ａ７４・・・・・・指令デコーダ、
Ａ７５・・・・・・入力ラッチ、Ａ７６・・・・・・状
態デコーダ、Ａ７７・・・・・・ＦＩＦＯ記憶装置、Ａ
７８．Ａ７９・・・・・・緩衝器、Ａ８０．Ａ８１・・
・・・・分割回路、八８２・・・・・・ダウンカウンタ
−１八８３・・・・・・遅延シフトレジスター、Ａ８４
・・・・・・時間フリップフロップ回路、Ａ８５・・・
・・・待時フリップフロップ回路、Ａ８６・・・・・・
開始フリップフロップ回路、Ａ８７・・・・・・ＤＯＮ
Ｅフリップフロップ回路、Ａ８８〜Ａ−９９・・・・・
・分割回路、Ａ１００・・・・・・２進カウンター、Ａ
１０１・・・・・・結合回路、ＡｌＯ２，ＡｌＯ３・・
・・・・ラッチ回路、ＡｌＯ４・・・・・・タイマー、
Ａ１４〜Ａ１７・・・・・・フリップフロップ回路、Ａ
ｌＯ３・・・・・・緩衝器、Ａ１０９・・・・・・マイ
クロプロセッサ−１Ａｌ１０・・・・・・入力緩衝器、
Ａ１１２〜Ａ１１４・・・・・・出力緩衝器、Ａ１１５
〜Ａ１１７・・・・・・ラッチ回路、Ａ１１８〜Ａｌ２
Ｏ・・・・・・フリップフロップ回路、Ａ１２１・・・
・・・緩衝器、Ａ１２２．Ａ１２３・・・・・・デコー
ダ、Ａ１２４゜Ａ１２５・・・・・・フリップフロップ
回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数個の周辺装置間に２方向通信路を設定するため
   の通信交換機において、共通制御装置３４と、この共通
   制御装置３４に一端が接続された通信送信線路２０と、
   前記共通制御装置３４に一端が接続された通信受信線路
   ２２と、前記通信送信線路２０に対する伝送アクセスお
   よび前記通信受信線路２２に対する通信受信アクセスを
   それぞれ有する複数個の周辺装置４８．５２と、前記通
   信送信線路２０および前記通信受信線路２２の使用を一
   組の指令時間スロット（スロット１〜４）および一組の
   音声時間スロット（スロット５〜５５）よりなる一定の
   複数個の時間スロット（スロット１〜５５）をそれぞれ
   有する繰返しフレームに時分割するループクロック２８
   と、前記周辺装置お。 ５２のそれぞれに設けられた、少なくとも１個の他の周
   辺装置に伝送すべきメツセージを表わす信号および他の
   時点において前記共通制御装置３４にのみ伝送すべき情
   報を表わす信号を発生するための電話機等の装置５０と
   、前記周辺装置４８゜５２のそれぞれに設けられた、前
   記通信送信線路２０によって前記２つの信号の双方を送
   信するため前記音声時間スロワ１〜の所定の１個だけを
   前記周辺装置４８．５２に割当てるための論理回路９６
   と、前記共通制御装置３４に設けられた、前記メツセー
   ジを表わす信号を前記通信送信線路２０から前記通信受
   信線路２２に通過させるも前記共通制御装置３４にのみ
   伝送すべき情報を表わす信号の前記通信送信線路２０か
   ら前記通信受信線路ｎへの伝送を阻止する主しピーク５
   ６と、前記共通制御装置３４に設けられた、前記通信送
   信線路２０を経て前記周辺装置の１個から受信した前記
   共通制御装置３４にのみ伝送すべき情報を表わす信号に
   応答して前記通信受信線路２２の前記指令時間スロット
   に注入される指令メツセージを前記周辺装置間に通信路
   を設定および除去するために前記周辺装置４８．５２に
   よって使用し得る状態に調整するための装置５８，６０
   ．６２と、前記周辺装置４８．５２のそれぞれに設けら
   れた、当該周辺装置に前記共通制御装置３４によって前
   記指令時間スロットにおいて前記通信受信線路２２を経
   て送られる前記指令メツセージに応答して前記周辺装置
   が受信すべき前記通信線路の音声時間スロットを選択す
   るための回路９０．９６とを具えることを特徴とする通
   信交換機。 ２ 複数個の周辺装置間に２方向通信路を設定するため
   の通信交換機において、共通制御装置３４と、この共通
   制御装置３４に一端が接続された通信送信線路２０と、
   前記共通制御装置３４に一端が接続された通信受信線路
   ２２と、前記通信送信線路２０に対する伝送アクセスお
   よび前記通信受信線路２２に対する通信受信アクセスを
   それぞれ有する複数個の周辺装置４８．５２と、前記通
   信送信線路２０および前記通信受信線路２２の使用を一
   組の指令時間スロワ１へ（スロット１〜４）および一組
   の音声時間スロット（スロット５〜５５）よりなる一定
   の複数個の時間スロワｌ−（スロット１〜５５）をそれ
   ぞれ有する繰返しフレームに時分割するループクロック
   ２８と、前記周辺装置４８゜５２のそれぞれに設けられ
   た、少なくとも１個の他の周辺装置に伝送すべきメツセ
   ージを表わす信号および他の時点において前記共通制御
   装置３４にのみ伝送すべき情報を表わす信号を発生する
   ための電話機等の装置５０と、前記周辺装置４８゜５２
   のそれぞれに設けられた、前記通信送信線路２０によっ
   て前記２つの信号の双方を送信するため前記音声時間ス
   ロットの所定の１個だけを前記周辺装置４８．５２に割
   当てるための論理回路９６と、前記共通制御装置３４に
   設けられた、前記メツセージを表わす信号を前記通信送
   信線路２０から前記通信受信線路２２に通過させるも前
   記共通制御装置３４にのみ伝送すべき情報を表わす信号
   の前記通信送信線路２０から前記通信受信線路２２への
   伝送を阻止する主レピータ５６と、前記共通制御装置３
   ４に設けられた、前記通信送信線路２０を経て前記周辺
   装置の１個から受信した前記共通制御装置３４にのみ伝
   送すべき情報を表わす信号に応答して前記通信受信線路
   ２２の前記指令時間スロットに注入される指令メツセー
   ジを前記周辺装置間に通信路を設定および除去するため
   に前記周辺装置４８．５２によって使用し得る状態に調
   整するための装置５８．６０．６２と、前記周辺装置４
   ８．５２のそれぞれに設けられた、当該周辺装置に前記
   共通制御装置３４によって前記指令時間スロットにおい
   て前記通信受信線路２２を経て送られる前記指令メツセ
   ージに応答して前記周辺装置が受信すべき前記通信線路
   の音声時間スロットを選択するための回路９０．９６と
   を具え、前記共通制御装置３４が障害探索電流発信器６
   ４を具え、前記主レピータ５６が前記通信送信線路２０
   の任意選択音声時間スロットに現イつれる信号の前記通
   信送信線路２０から前記通信受信線路ｎ□への伝送によ
   って閉塞しまたは閉塞しないよう作動し得るブロッキン
   グ装置と、このブロッキング装置が前記通信送信線路２
   ０の対応する時間スロットに現われる信号の前記通信送
   信線路２０から前記通信受信線路２２への伝送を閉塞す
   る際に前記障害探索電流発信器６４からの障害探索電流
   を前記通信受信線路２２の時間スロットに調整して注入
   するための装置とを具えることを特徴とする通信交換機
   。 ３ 複数個の周辺装置間に２方向通信路を設定す□るた
   めの通信交換機において、共通制御装置３４と、この共
   通制御装置３４に一端が接続された通信送信線路２０と
   、前記共通制御装置３４に一端が接続された通信受信線
   路２２と、ｉイエ記通信送信線路２０に対する伝送アク
   セスおよび前記通信受信線路２２に対する通信受信アク
   セスをそれぞれ有する複数個の周辺装置４８．５２と、
   前記通信送信線路２０および前記通信受信線路２２の使
   用を一組の指令時間スロワｌ−（スロット１〜４）およ
   び一組の音声時間スロット（スロット５〜５５）□より
   なる一定の複数個の時間スロット（スロット１〜５５）
   をそれぞれ有する繰返しフレームに時分割するループク
   ロック２８と、前記周辺装置北。 ５２のそれぞれに設けられた、少なくとも１個の他の周
   辺装置に伝送すべきメツセージを表わす信号および他の
   時点において前記共通制御装置３４にのみ伝送すべき情
   報を表わす信号を発生ずるための電話機等の装置５０と
   、前記周辺装置４８゜５２のそれぞれに設けられた、前
   記通信送信線路２０によって前記２つの信号の双方を送
   信するた；め前記音声時間スロットの所定の１個だけを
   前記周辺装置４８．５２に割当てるための論理回路９６
   と、前記共通制御装置３４に設けられた、前記メツセー
   ジを表わす信号を前記通信送信線路２０から前記通信受
   信線路２２に通過させるも前記共通制御装置３４にのみ
   伝送すべき情報を表わす信号の前記通信送信線路２０か
   ら前記通信受信線路２２への伝送を阻止する主しピーク
   ５６と、前記共通制御装置３４に設けられた、前記通信
   送信線路２０を経て前記周辺装置の１個から受信した前
   記共通制御装置３４にのみ伝送すべき情報を表わす信号
   に応答して前記通信受信線路２２の前記指令時間スロッ
   トに注入される指令メツセージを前記周辺装置間に通信
   路を設定および除去するために前記周辺装置４８．５２
   によって使用し得る状態に調整するための装置６０と、
   前記周辺装置４８．５２のそれぞれに設けられた、当該
   周辺装置に前記共通制御装置３４によって前記指令時間
   スロットにおいて前記通信受信線路２２を経て送られる
   前記指令メツセージに応答して前記周辺装置が受信すべ
   き前記通信線路の音声時間スＯットを選択するための回
   路９０．９６とを具え、前記共通制御装置３４が障害探
   索電流発信器６４と、関連メモリーを有するプロセッサ
   ー５８と、複数個の信号音デコーダー受信器６２とを具
   え、前記主しピーク５６が前記通信送信線路２０の任意
   選択音声時間スロットに現われる信号の前記通信送信線
   路２０から前記通信受信線路２２への伝送によって閉塞
   しまたは閉塞しないよう作動し得るブロッキング装置と
   、前記プロセッサー５８の制御下で前記信号音デコーダ
   ー受信器６２を前記音声時間スロットに１対１の割合で
   割当てるための装置とを具え、前記信号音デコーダー受
   信器６２のそれぞれが前記通信送信線路２０を経て割当
   てられた時間スロットに共通制御装置３４によって受信
   された符号化したダイヤルトーンを前記プロセッサー５
   ８によって使用するために２進ダイヤル情報にデコード
   するための装置と、前記信号音デコーダー受信器６２に
   割当てられた時間スロットに現われる信号の前記通信送
   信線路２０から前記通信受信線路２２への伝送によって
   前記ブランキング装置が閉塞する際に前記プロセッサー
   ５８の制御下で前記障害探索電流発信器６４からの障害
   探索電流を前記通信受信線路２２の割当てられた時間ス
   ロットに注入するための装置とを具えることを特徴とす
   る通信交換機。 ４ 複数個の周辺装置間に２方向通信路を設定するため
   の通信交換機において、共通制御装置３４と、この共通
   制御装置３４に一端が接続された通信送信線路２０と、
   前記共通制御装置３４に一端が接続された通信受信線路
   ２２と、前記通信送信線路２０に対する伝送アクセスお
   よび前記通信受信線路２２に対する通信受信アクセスを
   それぞれ有する複数個の周辺装置４８．５２と、前記通
   信送信線路２０および前記通信受信線路２２の使用を一
   組の指令時間スロット（スロット１〜４）および一組の
   音声時間スロット（スロット５〜５５）よりなる一定の
   複数個の時間スロット（スロット１〜５５）をそれぞれ
   有する繰返しフレームに時分割するループクロック２８
   と、前記周辺装置４８゜５２のそれぞれに設けられた、
   少なくとも１個の他の周辺装置に伝送すべきメツセージ
   を表わす信号および他の時点において前記共通制御装置
   ３４にのみ伝送すべき情報を表わす信号を発生するため
   の電話機等の装置５０と、前記周辺装置４８゜５２のそ
   れぞれに設けられた、前記通信送信線路２０に主って前
   記２つの信号の双方を送信するため前記音声時間スロッ
   トの所定の１個だけを前記周辺装置４８．５２に割当て
   るための論理回路郭と、前記共通制御装置３４に設けら
   れた、前記メツセージを表わす信号を前記通信送信線路
   ２０から前記通信受信線路２２に通過させるも前記共通
   制御装置３４にのみ伝送すべき情報を表わす信号の前記
   通信送信線路２０から前記通信受信線路２２への伝送を
   阻止する主しピーク５６と、前記共通制御装置３４に設
   けられた、前記通信送信線路２０を経て前記周辺装置の
   １個から受信した前記共通制御装置３４にのみ伝送すべ
   き情報を表わす信号に応答して前記通信受信線路２２の
   前記指令時間スロットに注入される指令メツセージを前
   記周辺装置間に通信路を設定および除去するために前記
   周辺装置４８．５２によって使用し得る状態に調整する
   ための装置６０と、前記周辺装置４８．５２のそれぞれ
   に設けられた、当該周辺装置に前記共通制御装置３４に
   よって前記指令時間スロットにおいて前記通信受信線路
   ２２を経て送られる前記指令メツセージに応答して前記
   周辺装置が受信すべき前記通信線路の音声時間スロット
   を選択するための回路９０．９６とを具え、前記周辺装
   置の少なくとも幾つかが押釦ダイヤル電話機を交換機に
   接続するための回線接続装置を構成し、各回線接続装置
   が関連電話機からの発信音および音声によりパルス幅変
   調されたパルスを前記通信送信線路２０の所定の送話時
   間スロットに注入するための送話回路を具え、また前記
   共通制御装置３４が障害探索電流発信器６４と、関連メ
   モリーを有するプロセッサー５８と、複数個の信号音デ
   コーダー受信器６２とを具え、前記主レピータ５６が前
   記通信送信線路２０の任意選択音声時間スロットに現わ
   れる信号の前記通信送信線路２０から前記通信受信線路
   ２２への伝送によって閉塞または閉塞しないよう作動し
   得るブロッキング装置と、前記プロセッサー５８の制御
   下で前記信号音デコーダー受信器６２を前記音声時間ス
   ロットに１対１の割合で割当てるための装置とを具え、
   前記信号音デコーダー受信器６２のそれぞれが前記通信
   送信線路２０から割当てられた時間スロットに受取った
   パルス幅変調パルスを復調し得る受信回路と、前記プロ
   セッサー５８による使用のため前記復調信号を２進発信
   情報にデコーディングし得るデコーディング回路とを具
   え、更にまた前記信号音デコーダー受信器６２のそれぞ
   れが前記信号音デコーダー受信器６２に割当てられた時
   間スロットに現われる信号の前記通信送信線路２０から
   通信受信線路２２への伝送により前記ブロッキング装置
   が閉塞する際に前記プロセッサー５８の制御下で前記障
   害探索電流発信器６４からの音声信号によってパルス幅
   変調されたパルスを通信受信線路２２の割当時間スロッ
   トに注入するための送信回路を具え、前記回線接続装置
   のそれぞれが前記通信受信線路２２の音声時間スロット
   から受取ったパルス幅変調パルスを関連の電話機で使用
   し得る状態に復調し得る受信回路を有することを特徴と
   する通信交換機。 ５ 前記各フレームの音声時間スロットが１個の沈黙（
   ｑｕｉｅｔ）スロットを有し、このスロットに対する送
   信アクセスを周辺装置が有しないが各周辺装置が沈黙ス
   ロットにおいて指令メツセージによって受信するよう指
   示され得る構成としてなることを特徴とする特許請求の
   範囲第４項に記載の通信交換機。 ６ 複数個の周辺装置間に２方向通信路を設定するため
   の通信交換機において、共通制御装置３４と、この共通
   制御装置３４に一端が接続された通信送信線路２０と、
   前記共通制御装置３４に一端が接続された通信受信線路
   ２２と、前記通信送信線路２０に対する伝送アクセスお
   よび前記通信受信線路２２に対する通信受信アクセスを
   それぞれ有する複数個の周辺装置４８．５２と、前記通
   信送信線路２０および前記通信受信線路２２の使用を一
   組の指令時間スロット（スロット１〜４）および一組の
   音声時間スロット（スロット５〜５５）よりなる一定の
   複数個の時間スロット（スロット１〜５５）をそれぞれ
   有する繰返しフレームに時分割するループクロック２８
   と、前記周辺装置お。 ５２のそれぞれに設けられた、少なくとも１個の他の周
   辺装置に伝送すべきメツセージを表わす信号および他の
   時点において前記共通制御装置３４にのみ伝送すべき情
   報を表わす信号を発生するための電話機等の装置５０と
   、前記周辺装置４８゜５２のそれぞれに設けられた、前
   記通信送信線路２０によって前記２つの信号の双方を送
   信するため前記音声時間スロットの所定の１個だけを前
   記周辺装置４８．５２に割当てるための論理回路９６と
   、前記共通制御装置３４に設けられた、前記メツセージ
   を表わす信号を前記通信送信線路２０から前記通信受信
   線路２２に通過させるも前記共通制御装置３４にのみ伝
   送すべき情報を表わす信号の前記通信送信線路２０から
   前記通信受信線路２２への伝送を阻止する主レピータ５
   ６と、前記共通制御装置３４に設けられた、前記通信送
   信線路２０を経て前記周辺装置の１個から受信した前記
   共通制御装置３４にのみ伝送すべき情報を表わす信号に
   応答して前記通信受信線路２２の前記指令時間スロット
   に注入される指令メツセージを前記周辺装置間に通信路
   を設定および除去するために前記周辺装置４８．５２に
   よって使用し得る状態に調整するための装置５８，６０
   ．６２と、前記周辺装置４８．５２のそれぞれに設けら
   れた、当該周辺装置に前記共通制御装置３４によって前
   記指令時間スロットにおいて前記通信受信線路２２を経
   て送られる前記指令メツセージに応答して前記周辺装置
   が受信すべき前記通信線路の音声時間スロットを選択す
   るための回路９０．９６とを具え、前記周辺装置のそれ
   ぞれが前記通信線路の全ての指令時間スロットにおいて
   受信し得るよう構成した受信回路を有し、前記指令メツ
   セージのそれぞれが１個のアドレスおよび複数個の聴取
   命令ビットよりなる複数個のアドレスビットを前記音声
   時間スロットのそれぞれに対し１個の割合で有し、前記
   周辺装置のそれぞれが指令メツセージの聴取命令ビット
   を蓄積するための聴取命令レジスタを有し、前記周辺装
   置の受信回路が指令メツセージにおけるアドレスの出現
   に応答してかかるメツセージの聴取命令ピッ１へを聴取
   命令レジスタにそう人するよう構成し、周辺装置の前記
   受信回路には前記聴取命令レジスタに蓄えられたビット
   から前記通信受信線路の音声時間スロットへのそう人を
   決定する装置を設け、前記周辺装置のそれぞれがオンフ
   ック状態およびオフフック状態の部分を有し、またこの
   部分のオンフックまたはオフフック状態にしたがって前
   記通信送信線路の所定の音声時間スロットに信号を送出
   するフレームパターンを変化させるための装置を具え、
   聴取命令レジスタに蓄えられたビットの有無によって前
   記通信受信ラインの前記音声時間スロットのいずれかに
   受取るよう指示するよう構成し、前記共通制御装置が前
   記通信送信線路の全ての音声時間スロットにおける順次
   フレーム伝送パターンを周期的にチェックすると共にこ
   れにより得られる情報を前記周辺装置間の２方向通信路
   の設定および除去に利用するための装置を具えることを
   特徴とする通信交換機。 ７ 前記周辺装置のそれぞれに設けられるフレーム順次
   伝送パターンを変化するための装置は、（１）前記周辺
   装置部分がオンフック状態にあって聴取命令レジスタに
   蓄えられたビットが音声時間スロットによって受取らな
   いよう指示する際に周辺装置がパルスをフレームに送ら
   ず、（２）周辺装置部分がオフフック状態にあって聴取
   命令レジスタに蓄えられたビットが少なくとも１個の音
   声時間スロ。 ットで受取るよう指示する際に周辺装置の全てのフレー
   ムにパルスを送り、（３）前記周辺装置部分がオフフッ
   ク状態にあって聴取命令レジスタに蓄えられたビットが
   音声時間スロットで受取らないよう指示する場合または
   前記周辺装置部分がオンフ。 ツク状態にあって聴取命令レジスタに蓄えられたビット
   が少なくとも１個の音声時間スロットで受取るよう指示
   する場合に周辺装置が一部のフレームにパルスを送るよ
   うにしてなることを特徴とする特許請求の範囲第６項に
   記載の通信交換機。 ８ 複数個の周辺装置間に２方向通信路を設定するため
   の通信交換機において、共通制御装置３４と、この共通
   制御装置３４に一端が接続された通信送信線路２０と、
   前記共通制御装置３４に一端が接続された通信受信線路
   ２２と、前記通信送信線路２０に対する伝送アクセスお
   よび前記通信受信線路２２に対する通信受信アクセスを
   それぞれ有する複数個の周辺装置４８．５２と、前記通
   信送信線路２０および前記通信受信線路２２の使用を一
   組の指令時間スロット（スロット１〜４）および一組の
   音声時間スロット（スロット５〜５５）よりなる一定の
   複数個の時間スロット（スロット１〜５５）をそれぞれ
   有する繰返しフレームに時分割するループクロック２８
   と、前記周辺装置北。 ５２のそれぞれに設けられた、少なくとも１個の他の周
   辺装置に伝送すべきメツセージを表わす信号および他の
   時点において前記共通制御装置３４にのみ伝送すべき情
   報を表わす信号を発生するための電話機等の装置５０と
   、前記周辺装置４８゜５２のそれぞれに設けられた、前
   記通信送信線路２０によって前記２つの信号の双方を送
   信するため前記音声時間スロットの所定の１個だけを前
   記周辺装置４８．５２に割当てるための論理回路９６と
   、前記共通制御装置３４に設けられた、前記メツセージ
   を表わす信号を前記通信送信線路２０から前記通信受信
   線路２２に通過させるも前記共通制御装置３４にのみ伝
   送すべき情報を表わす信号の前記通信送信線路２０から
   前記通信受信線路２２への伝送を阻止する主レピータ５
   ６と、前記共通制御装置３４に設けられた、前記通信送
   信線路２０を経て前記周辺装置の１個から受信した前記
   共通制御装置３４にのみ伝送すべき情報を表わす信号に
   応答して前記通信受信線路２２の前記指令時間スロット
   に注入される指令メツセージを前記周辺装置間に通信路
   を設定および除去するために前記周辺装置４８．５２に
   よって使用し得る状態に調整するための装置５８，６０
   ．６２と、前記周辺装置４８．５２のそれぞれに設けら
   れた、当該周辺装置に前記共通制御装置３４によって前
   記指令時間スロットにおいて前記通信受信線路２２を経
   て送られる前記指令メツセージに応答して前記周辺装置
   が受信すべき前記通信線路の音声時間スロットを選択す
   るための回路９０．９６とを具え、各周辺装置に設けら
   れ前記通信送信線路および通信受信線路によって他の周
   辺装置に伝送するため所定の音声時間ス田ントにパルス
   変調信号を注入するための装置と、各周辺装置に設けら
   れ当該周辺装置の部分の状態にしたがって所定の音声時
   間スロットにおけるフレーム順次伝送パターンを変化さ
   ぜるための装置と、前記共通制御装置に設けられ前記通
   信送信線路による所定の音声時間スロットへの各周辺装
   置からのフレーム順次伝送パターンをチェックしてこれ
   により得られる情報を周辺装置間の通信路の設定および
   除去に利用するための装置とを具えることを特徴とする
   通信交換機。 ９ 前記フレームのそれぞれが前記通信受信線路によっ
   て前記周辺装置に指令メツセージを伝送するために前記
   共通制御装置によって使用するよう定められた少なくと
   も１個の指令時間スロットを有し、前記周辺装置のそれ
   ぞれがオンフック状態およびオフフック状態の部分を有
   し、また各周辺装置が聴取命令レジスタを有しこのレジ
   スタが前記通信受信線路の音声時間スロットに受信させ
   る。 よう周辺装置に指示する指令メツセージからの複数の聴
   取命令ピッ１〜を蓄積し得るようにされ、各周辺装置の
   前記部分のオンフックまたはオフフック状態に応答して
   フレーム順次伝送パターンを変化させるための装置を有
   し、聴取命令レジスタに工蓄えられた聴取命令ピッ１〜
   の有無によって通信受信ラインのいずれかの音声時間ス
   ロットに受取るよう指示され、この伝送パターンを変化
   させるための装置は、（１）前記周辺装置部分がオンフ
   ック状態にあって聴取命令レジスタに蓄えられた聴取命
   令ビットが音声時間スロットによって受取らないよう指
   示する際に周辺装置がパルスをフレームに送らず、（２
   ）周辺装置部分がオフフック状態にあって聴取命令レジ
   スタに蓄えられた聴取命令ピッ１〜が少なくとも１個の
   音声時間スロワ１へで受取るよＪう指示する際に周辺装
   置が全てのフレームにパルスを送り、（３）前記周辺装
   置部分がオフフック状態にあって聴取命令レジスタに蓄
   えられた聴取命令ビットが音声時間スロットで受取らな
   いよう指示する場合または前記周辺装置部分がオンフッ
   ク状Ｊ態にあって聴取命令レジスタに蓄えられた聴取命
   令ビットが少なくとも１個の音声時間スロットで受取る
   よう指示する場合に周辺装置が一部のフレームにパルス
   を送ることを特徴とする特許請求の範囲第８項に記載の
   通信交換機。 ４