JPH0311159B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は複数個の入力ポートと複数個の出力ポ
ートを含み、固定幅のタイムスロツトで入力ポー
トと出力ポートの間の通信路を完成するための制
御回路を有する交換装置からなる制御情報通信装
置に関する。

蓄積プログラム制御形の通信交換方式はメモリ
ーに記憶されたプログラムに応動して交換機能を
制御するある種の知能を有している。歴史的に
は、このようなシステムは全体のシステムを制御
するための単一の処理実体を有していた。技術と
システム設計が進歩するにつれて、ある種のルー
テイン機能を主処理装置から分離して、その処理
時間をもつて複雑なシステム機能と判定に使用す
ることが望ましくなつて来た。今日では分散制御
システムと呼ばれるシステムはもつと複雑なシス
テム機能と判定の一部をいくつかの知能ある処理
装置に分離すように設計されるようになつてい
る。制御法の改善を通じて、種々の処理装置が相
互に通信するように変化が生じて来た。ある種の
システムでは別個の制御バス構造を処理装置間の
すべての通信に使用している。他のシステムでは
通信システムの通信路を利用して分散されたシス
テム処理装置と制御情報を解釈して交換方式の全
体の動作を指令する中央制御の間の通信路を提供
する。しかしながら、これらの周知のシステムに
おいては、これを実現するために複雑で時間のか
かる操作を必要とする。さらに、このようなシス
テムでは分散処理装置を制御するために中央制御
に依存するので、分散処理の利点を完全に利用す
ることはできない。

本発明の目的は従来技術の装置の複雑で時間の
かかる性質を改善して交換システムの通信路を部
分的に利用してプロセス間通信の利益を実現する
ことにある。

本発明に従えば、呼取扱い制御メツセージの宛
先として制御ユニツトのひとつを規定するアドレ
ス部を含む制御メツセージを送信するための入ポ
ートの所定のひとつに各々が接続された複数個の
制御ユニツトを含み、制御ユニツトの各々は制御
メツセージを受信するために読出力ポートのひと
つに接続されており、交換装置はさらに入力から
の制御メツセージを受信および送信する制御分配
回路を含み、各制御メツセージは制御ユニツトの
ひとつを制御メツセージのアドレス部によつて規
定される制御ユニツトに接続された出力ポートと
して規定するアドレス部を有している。

本発明による制御情報通信装置は固定幅のタイ
ムスロツトでその入力ポートと出力ポートの間に
通信路を完成することができる複数個の入力ポー
トと出力ポートを有する交換装置を含んでいる。
本発明はさらに制御メツセージを伝送するために
交換装置の入力ポートと出力ポートの所定のもの
に各々が接続された複数個の制御ユニツトを含
み、各制御メツセージはその制御メツセージの宛
先を決めるアドレス部を含み、また制御ユニツト
は入力ポートに接続され、制御ユニツトの出力ポ
ートから制御メツセージを受信するようになつて
いる。交換装置はさらに制御ユニツトによつて送
信された制御メツセージを受信する制御分配装置
を含む。制御分配装置は制御ユニツトのひとつを
その制御メツセージの宛先として定めるアドレス
部に応動して制御メツセージを規定された制御ユ
ニツトに接続された出力ポートに送信する。

本発明のひとつの特徴に従えば、制御ユニツト
の各々は両方向性のタイムスロツト入替装置を制
御するのに使用され、これは次に交換装置の所定
数の入力および出力ポートに接続されている。各
タイムスロツト入替装置と交換装置の間の複数個
の時分割多重チヤネルの内の予め定められたもの
が制御ユニツトによつて制御メツセージを送信、
受信するのに使用され、各々の制御メツセージは
複数個の制御ワードから成ることになる。制御メ
ツセージのチヤネルが生ずるたびに、交換装置は
制御メツセージ・チヤネル中の制御ワードを制御
分配ユニツトに送り、これは制御メツセージ中の
すべての制御ワードを累積して、制御メツセージ
のアドレス部に応動して、制御メツセージに含ま
れたアドレスによつて規定された制御ユニツトの
制御メツセージ・チヤネルに対応するチヤネル
（タイムスロツト）で交換装置に対して制御ワー
ドを送信する。

本発明の完全な理解は添付図面を参照した以下
の詳細な説明により得られるものである。

第１図は加入者セツト２３乃至２６のような加
入者セツトを相互接続するために使用される本発
明の一実施例たる時分割交換方式のブロツク図で
ある。第１図の実施例は64個の入力ポートと64個
の出力ポートとを有する時分割空間分割交換ユニ
ツト１０を含んでいる。第１図の実施例は31個の
タイムスロツト入替ユニツトを含み、これを代表
してタイムスロツト入替ユニツト１１および１２
が図示されている。各々のタイムスロツト入替ユ
ニツト１１および１２は両方向性のタイムスロツ
ト入替装置を含んでいる。さらに各々のタイムス
ロツト入替ユニツト１１および１２は時分割交換
ユニツト１０の二つの入力ポートと二つの出力ポ
ートに接続されている。この実施例においては、
タイムスロツト入替ユニツト１１は時分割多重ラ
イン１３および１４を経由して時分割交換ユニツ
トの二つの入力ポートにまた時分割多重ライン１
５および１６を通して二つの出力ポートに接続さ
れている。

以下の説明においては、時分割交換ユニツト１
０の入力および出力ポートは入出力ポート対と呼
ばれている。ある入出力ポート対の入力ポートに
対するデータ源はその対の出力ポートからのデー
タワードの宛先にもなつているので、この用語が
使用されている。第１図に示されているように入
出力ポート対１は時分割多重線１３および１５に
接続されている。各々の時分割多重線１３乃至１
６は125マイクロ秒のフレームでデイジタル情報
を伝送し、各フレームは256個の時分割チヤネル
を持つようになつている。従つて、各々のタイム
スロツト入替ユニツトは各々の125マイクロ秒の
フレームの間に512チヤネルまでのデイジタル情
報を送受信するようになつている。

各々のタイムスロツト入替ユニツトは制御ユニ
ツトと一義的に接続されている。制御ユニツト１
７はタイムスロツト入替ユニツト１１と、制御ユ
ニツト１８はタイムスロツト入替ユニツト１２と
接続されている。さらに各々のタイムスロツト入
替ユニツトは複数個のラインユニツトと個々の時
分割線を通して接続されている。第１図にはライ
ンユニツト１９乃至２２が図示されている。この
実施例ではラインユニツト１９および２０はタイ
ムスロツト入替ユニツト１１に、ラインユニツト
２１および２２はタイムスロツト入替ユニツト１
２に接続されている。この実施例のラインユニツ
トの各々は多数の加入者セツトに接続されてお
り、この内加入者セツト２３乃至２６が図示され
ている。各々のタイムスロツト入替ユニツトに接
続されるラインユニツトの正確な数と、各ライン
ユニツトに接続される加入者セツトの正確な数
は、取扱われるべき加入者の数と、それぞれの加
入者の起呼率によつて決まる。各ラインユニツト
は複数個の加入者セツト例えば２３および３３か
らの周知の形のアナログループを接続し、アナロ
グ音声信号を含む呼情報をデイジタルデータワー
ドに変換し、デイジタルデータワードは関連する
タイムスロツト入替ユニツトに送られる。さらに
各ラインユニツトは加入者セツトからのサービス
要求を検出し、これらの加入者セツトに対してあ
る種の信号情報を発生する。音声サンプルをとつ
て符号化すべき特定の加入者セツトおよびライン
ユニツトとそれに接続されたタイムスロツト入替
ユニツトの間で、得られた符号を伝送するために
使用される特定の時分割チヤネルは関連するタイ
ムスロツト入替ユニツトの制御ユニツトによつて
決定される。

加入者セツト、ラインユニツトおよびタイムス
ロツト入替ユニツトの間の関係は相互接続された
ユニツトのこのようなグループごとに同一になつ
ている。従つて以下の説明は加入者セツト２３、
ラインユニツト１９およびタイムスロツト入替ユ
ニツト１１に直接関係しているが、これはこのよ
うなユニツトのすべての他のグループについての
関係も示している。ラインユニツト１９はサービ
スの要求を検出するために各々の加入者セツトに
接続されている。このような要求が検出される
と、ラインユニツト１９は制御ユニツト１７に対
して、要求と要求している加入者セツトの番号を
示すメツセージを送信する。このメツセージは通
信路２７を経由して制御ユニツト１７に送信され
る。制御ユニツト１７は要求されたサービスと、
要求している加入者セツトの番号と、利用できる
装置とにもとづいて必要な翻訳を行ない、通信路
２７を経由して、ラインユニツト１９に対して加
入者セツト２３からタイムスロツト入替ユニツト
１１に対して情報を伝送するために使用するライ
ンユニツト１９とタイムスロツト入替ユニツト１
１の間の複数個の時分割チヤネルのいずれかを指
定するメツセージを送る。このメツセージに従つ
て、ラインユニツト１９は加入者セツト２３から
のアナログ情報をデイジタル・データワードに符
号化し、この結果として得られたデータワードを
割当てられたチヤネルに送信する。この実施例に
おいては、ラインユニツト１９はまた割当てられ
たチヤネルと加入者セツト２３に接続された加入
者ループの直流状態、すなわち開路か閉路かの表
示を送信する。

ラインユニツト１９とタイムスロツト入替ユニ
ツト１１の間の時分割チヤネルがある加入者セツ
トに割当てられた後で、制御ユニツト１７は割当
てられたチヤネルで伝送された情報をサンプルす
ることによつて加入者セツトからの信号情報を検
出する。このようなサンプリング動作は通信路２
８によつて実行される。制御ユニツト１７は加入
者のチヤネルからの信号情報と他の制御ユニツト
例えば１８と中央制御ユニツト３０からの制御メ
ツセージとに応動して、タイムスロツト入替ユニ
ツト１１のタイムスロツト入替機能を制御する。
先に述べたように、タイムスロツト入替ユニツト
と時分割交換ユニツト１０の間の時分割ラインの
各々は125マイクロ秒のフレームの各々に256個の
チヤネルを有している。これらのチヤネルにはそ
の発生順序に１から256までの数字の番号が付け
られる。これらのチヤネルの系列は与えられたチ
ヤネルが125マイクロ秒ごとに利用できるように
くりかえす。タイムスロツト入替機能はラインユ
ニツトから受信されたデータワードを取り入れ、
これを制御ユニツト１７および１８の制御下にタ
イムスロツト入替ユニツトと時分割交換ユニツト
１０の間の時分割ラインのチヤネルに与えるよう
に動作する。

時分割交換ユニツト１０はタイムスロツトのく
りかえしのフレームで動作し、その125マイクロ
秒のフレームは256タイムスロツトを含むように
なつている。各タイムスロツトの間で、時分割交
換ユニツト１０はその64個の入力ポートの任意の
もので受信されたデータワードを制御メモリー２
９に記憶されたタイムスロツト制御情報に従つて
64個の出力ポートの内の任意のものに接続するこ
とができる。時分割交換ユニツトを通る接続の構
成パターンは456タイムスロツトごとにくりかえ
し各タイムスロツトには１から256までの数字の
番号が割当てられる。従つて第１のタイムスロツ
トTS１では時分割ライン１３のチヤネル１の情
報を時分割交換ユニツト１０で交換して出力ポー
ト６４に与え、一方次のタイムスロツトTS２で
は時分割ライン１３の次のチヤネル２を出力ポー
トｎに交換するというようなことができる。タイ
ムスロツト制御情報は中央制御３０によつて制御
メモリー２９に書き込まれるが、これは種々の制
御ユニツト例えば１７および１８から得られた制
御メツセージから中央制御によつて誘導されるも
のである。

中央制御３０と制御ユニツト１７および１８は
タイムスロツト入替ユニツトと時分割交換ユニツ
ト１０の間の時分割ライン、例えば１３乃至１６
の制御チヤネルと呼ばれる選択されたチヤネルを
利用して制御メツセージをやりとりする。この実
施例においては、各制御メツセージは複数個の制
御ワードを含み、各制御チヤネルは256個の時分
割チヤネルのフレーム当り１個の制御ワードを送
信する。与えられた入出力ポート対に関連した二
つの時分割ラインでは同じチヤネルが制御チヤネ
ルとして予め定められている。さらにあるチヤネ
ルは１対の時分割ラインの間だけの制御チヤネル
として使用される。例えば、もしチヤネル１が時
分割ライン１３と接続された時分割ライン１５の
間の制御チヤネルとして使用されれば、他の時分
割ラインはチヤネル１を制御チヤネルとしては使
用しない。制御チヤネルと同じ番号を持つ各タイ
ムスロツトの間には、時分割交換ユニツト１０は
制御チヤネルを占有しているデータワードを64番
目１８はタイムスロツト入替ユニツトと時分割交
換ユニツト１０の間の時分割ライン、例えば１３
乃至１６の制御チヤネルと呼ばれる選択されたチ
ヤネルを利用して制御メツセージをやりとりす
る。この実施例においては、各制御メツセージは
複数個の制御ワードを含み、各制御チヤネルは
256個の時分割チヤネルのフレーム当り１個の制
御ワードを送信する。与えられた入出力ポート対
に関連した二つの時分割ラインでは同じチヤネル
が制御チヤネルとして予め定められている。さら
にあるチヤネルは１対の時分割ラインの間だけの
制御チヤネルとして使用される。例えば、もしチ
ヤネル１が時分割ライン１３と接続された時分割
ライン１５の間の制御チヤネルとして使用されれ
ば、他の時分割ラインはチヤネル１を制御チヤネ
ルとしては使用しない。制御チヤネルと同じ番号
を持つ各タイムスロツトの間には、時分割交換ユ
ニツト１０は制御チヤネルを占有しているデータ
ワードを64番目の出力ポートに接続し、64番目の
入力ポートを上述した制御チヤネルに関連してい
る出力ポートに接続する。以下にはチヤネル１が
時分割ライン１３および１５の制御チヤネルであ
り、チヤネル２が時分割ライン１４および１６の
制御チヤネルである場合の動作例である。タイム
スロツトTS１の間には、制御メモリー２９から
の情報が、他の接続と共に時分割ライン１３のチ
ヤネル１の制御ワードを出力ポート６４に接続
し、入力ポート６４のチヤネル１の制御ワードを
時分割ライン１５に接続することを指定する。同
様にタイムスロツトTS２の間では、制御メモリ
ー２９からの情報によつて時分割ライン１４のチ
ヤネル２の制御ワードを出力ポート６４に接続
し、入力ポート６４のチヤネル２の制御ワードを
時分割ライン１６に接続することを指定する。こ
のように動作すれば、出力ポート６４は時分割交
換ユニツト１０から、ひとつのチヤネルですべて
の制御ワードを、それが時分割交換ユニツトに送
信されたのと同一の番号のチヤネルで受信する。
されに各制御チヤネルはそれに関連した制御チヤ
ネルと同一の番号のタイムスロツトの間に入力ポ
ート６４からの制御ワードを受信するように接続
される。64番目の出力ポートに交換された制御ワ
ードは制御分配ユニツト３１に伝送され、これは
制御ワードをその制御チヤネルに関連した位置に
一時記憶する。

タイムスロツト入替ユニツトからの各制御メツ
セージはスタート・キヤラクタ、宛先部、信号情
報部およびエンドキヤラクタを含む。宛先部はそ
の制御メツセージの期待される宛先を一義的に識
別する。制御分配ユニツト３１は各制御メツセー
ジの宛先部を解釈してその制御メツセージの正し
い宛先を判定し、宛先のユニツトに関連した制御
チヤネルと同一の番号を持つたチヤネルで時分割
交換ユニツト１０の入力ポート６４に対してメツ
セージを再送する。

上述のように動作しているときに、タイムスロ
ツト入替ユニツト１１が制御メツセージをタイム
スロツト入替ユニツト１２に送るには、その制御
チヤネルの間にタイムスロツト入替ユニツト１２
を示す宛先部を持つ制御メツセージを形成する。
制御分配ユニツトはこの制御ワードを記憶し、そ
の宛先部を解釈し、タイムスロツト入替ユニツト
１２に関連した制御チヤネルと同じ番号を持つチ
ヤネルの間でそのメツセージを入力ポート６４に
向けて再送する。制御メツセージはまた制御メツ
セージの宛先部で中央制御３０を指定することに
よつて、中央制御３０に対して送信することがで
きる。これが行なわれたときには、制御分配ユニ
ツト３１はメツセージを時分割交換ユニツト１０
に返送するのではなく、通信リング３２を経由し
て中央制御３０に送信する。同様に、特定のタイ
ムスロツト入替ユニツトを規定する宛先部を持つ
制御メツセージを制御分配ユニツト３１に送信す
ることによつて、メツセージを中央制御３０から
タイムスロツト入替ユニツトのひとつに対して送
信することができる。この伝送もまた通信リンク
３２を通して実行される。

制御ユニツトの各々、例えば１７および１８は
メモリー５７（第３図）を含み、これはそれに関
連した制御ユニツトを制御するプログラムと制御
ユニツトの一次機能、それに関連するタイムスロ
ツト入替ユニツトおよびそれに関連する加入者の
データを記憶する。メモリー５７はサービスクラ
ス、利得あるいは減衰の加入者の制限、市外区別
情報、例えば被呼者保留あるいはジヨイント保留
のような正常の呼取扱い手順における変化に関す
る情報を記憶する。与えられたメモリー５７の内
容の大部分は他の制御ユニツトや中央制御に関連
した記憶位置には記憶されていない。しかし、こ
れは保守の目的でバルク・メモリー（図示せず）
にも記憶することにしてもよい。メモリー５７中
の情報の一部、例えば、被呼者あるいはジヨイン
ト保留情報は主として他の制御ユニツトによつて
実行される機能に関連している。この情報はデー
タの重複を回避し、このような情報を集中化して
記憶するのを回避するために、それに関連した加
入者に関して記憶されているのである。このよう
な呼に関連した情報を他の制御ユニツトおよび中
央制御に送るには先に述べた制御分配ユニツト３
１を通つて伝送される制御チヤネルを利用した装
置が使用される。

ラインユニツト１９はより詳細に第２図に示さ
れている。この実施例のすべてのラインユニツト
はラインユニツト１９と本質的に同様である。加
入者セツト２３および３３のような加入者セツト
が512セツトまでこの実施例のラインユニツトに
接続することができる。これらの加入者セツトは
当業者には周知の加入者ループ回路を経由して集
配線装置３４に接続される。加入者セツト２３は
加入者ループ回路３５を経由して集配線装置３４
に接続されており、加入者セツト３３は加入者リ
ープ回路３６を経由して集配線装置３４に接続さ
れている。集配線回路３４は512個の入力端子と
64個の出力端子を有し、８対１の集線と配線を行
なう。この実施例はまた64個のチヤネル回路３７
を含み、これは加入者セツトからのアナログ信号
をデイジタルワードに変換して交換システムを送
信し、また交換システムからのデイジタル情報を
アナログ形式に変換して加入者セツトに伝送す
る。チヤネル回路３７の各々は集配線装置３４の
出力端子のひとつに接続されている。集配線装置
３４の出力ポートの各々は高レベルサービス回路
４１に接続されており、これは例えば加入者セツ
トに対してリンギング電流を与えるのに使用され
る。チヤネル回路３７の各々は集配線装置３４の
出力端子からアナログ信号を8kHzの周波数でサ
ンプルし、これらのサンプルをアナログ・サンプ
ルの８ビツトのPCM表示に変換する。この８ビ
ツトのPCM表示はタイムスロツト入替ユニツト
１１に送られるデータワードの一部として使用さ
れる。第６図に示されるような各々のデータワー
ドは長さ16ビツトであり、８ビツトのPCMデー
タ部と、７ビツトの信号部と、パリテイビツトか
ら成る。信号部はチヤネル回路あるいはそれが接
続された加入者セツトに関する信号情報を伝送す
るのに使用される。例えば信号部のＡビツトは関
連する加入者セツトの現在の直流状態をタイムス
ロツト入替ユニツト１１に送信するのに使用され
る。

データワードはチヤネル回路３７から多重化・
多重分離回路４３に送られ、これはタイムスロツ
ト入替ユニツト１１との間で時分割のデイジタル
情報を送受信するようになつている。多重化・多
重分離回路４３は各々が16ビツトを持つ64チヤネ
ルを含む125マイクロ秒の時間幅のフレームの形
式の時分割多重線４５を通してデイジタル情報を
タイムスロツト入替ユニツト１１に送信する。時
分割ライン４５上で伝送される各チヤネルはチヤ
ネル回路３７のひとつに一義的に関連しており、
そのチヤネル回路からタイムスロツト入替ユニツ
ト１１に対して情報を運ぶのに使用される。多重
化／多重分離回路４３は当業者には周知の方法で
動作し、16ビツトのデータワードをチヤネル回路
３７の各々から送信する。多重化／多重分離回路
４３は時分割多重ライン４５のフオーマツトと本
質的に同一のフオーマツトで時分割多重ライン４
４を経由してタイムスロツト入替ユニツト１１か
らデイジタル情報を受信する。多重分離装置とし
て動作するときには、多重化／多重分離回路４３
は時分割ライン４４の各チヤネルで受信されたデ
ータワードをそのチヤネルに一義的に対応したチ
ヤネル回路３７のひとつに与える。そのチヤネル
を受信すべき特定のチヤネル回路３７はこのチヤ
ネルのフレーム中のそのチヤネルの位置によつて
決定される。チヤネル回路３７は次に８ビツトの
PCMデータワードを復写し、その結果として得
られたアナログ信号を集配信装置３４を経由して
関連する加入者に送信する。多重化／多重分離回
路４３はまたクロツク再生回路（図示せず）を含
み、これは当業者には周知の方法で時分割ライン
４４上の信号からクロツク信号を発生する。これ
らのクロツク信号は多重化／多重分離回路４３の
タイミングを制御するのに用いられ、また導体４
６を経由してチヤネル回路３７に送信されてその
タイミングを制御する。

上述したように、制御ユニツト１７はラインユ
ニツトの各々で実行される動作の多くを制御す
る。制御ユニツト１７の主な処理主体はメモリー
５７中に記憶された命令に応動して動作する処理
装置６６（第３図）である。制御ユニツト１７は
また制御インタフエース回路５６を含み、これは
バス５９を経由して処理装置６６から命令を受信
し、これに応動して制御バス２７を経由して、例
えば１９および２０のようなラインユニツトと通
信する。制御バス２７は複数個の通信路を含み、
少くともそのひとつは各ラインユニツトと一義的
に関連している。各々のラインユニツトはライン
ユニツト制御器を含み、これは制御バス２７に接
続されている。本実施例においては、ラインユニ
ツト１９はラインユニツト制御器４７を含んでい
る。制御ユニツト１７とラインユニツト制御器４
７の間の通信の大部分は制御ユニツト１７からの
読み出しあるいは書き込み命令によつて開始され
る。読み出し命令はラインユニツト１９中のある
識別できる情報を読み出すことの指示であり、単
一ビツトの読み出し表示と読み出されるべき特定
の情報のアドレスを含んでいる。書き込み命令は
例えば走査制御ユニツト３９のようなラインユニ
ツト１９中のあるユニツトに対する情報の書き込
みの指示であり、書き込みアドレス書き込まれる
べき情報それに１ビツトの書き込みコードから成
つている。読み書きされるべき特定のユニツトは
走査制御器３９、集線制御器４０あるいは高レベ
ルサービス回路４１である。ラインユニツト制御
器４７は制御ユニツト１７からの各命令を部分的
に復写し、命令の残りの部分と読み／書き表示ビ
ツトを宛先となつた特定のユニツトに向ける。宛
先となつた特定のユニツトは制御ユニツト１７か
ら送られたアドレス部と読み／書きビツトに応動
してアドレス部によつて識別された記憶位置を読
み書きする。ラインユニツト１９中の特定のユニ
ツトから読まれた情報はラインユニツト制御器４
７に返送されてこれによつて制御ユニツト１７に
送信される。

各々の加入者ループ、例えば、３５および３６
は走査点３８を含み、これがそれに関連した加入
者ループの直流導通状態を表示する。制御ユニツ
ト１７は交換システムの加入者セツトに接続され
た加入者ループを走査し、第１図のラインユニツ
トに対して、読み出されるべき走査点の番号を示
す読出し命令を送る。この実施例においては、こ
のような走査命令はラインユニツト制御器４７に
よつて受信され、これは走査制御ユニツト３９に
対して命令のアドレス部と読み／書きビツトを送
る。走査制御ユニツト３９は制御ユニツト１７に
対する応答を形成し、これはアドレス部によつて
示される走査点３８における加入者ループの現在
の直流状態を示すことになる。走査ユニツト１７
は走査制御ユニツト３９によつて送信された情報
をチエツクし、加入者セツトのいずれの状態が変
化したかを判定する。例えば、もし加入者のひと
つが、前の走査の後でオフフツクすれば、この加
入者セツトから集配信装置３４を通つてチヤネル
回路３７の内の利用できるものに対して通信路を
提供する必要がある。従つて制御ユニツト１７は
集線制御回路４０に対して書き込み命令を送つ
て、これはこれに応動して加入者セツト、例えば
３３のような加入者セツトを集配線装置３４の所
定の出力端子に接続する。書き込み命令に対して
は応答は必要ではないが、オール・シームス・ウ
エロ信号が制御ユニツト１７に返送されることに
よつて全体のシステムが正常であることを保持す
る助けとなる。

前述したように、多重化／多重分離回路４３の
出力信号は、各16ビツトの64のデイジタルチヤネ
ルを各々が含むくりかえしフレームを形成する。
この情報はタイムスロツト入替ユニツト１１の中
の多重化ユニツト６０（第３図）に送信される。
多重化回路６０は８個のラインユニツトからの出
力信号を受信し、その信号のフオーマツトを変更
して、フレームごとに512チヤネルを有する出力
時分割ライン６２に送出する。同様に多重分離回
路６０は各16ビツトの512チヤネルを時分割ライ
ン６３から受信し、このチヤネルはラインユニツ
ト１９のような８個のラインユニツトに所定の構
成で分配される。さらに多重化ユニツト６０は入
来情報チヤネルを直列形式から並列形式に変換
し、多重分離ユニツト６１はそれが受信した情報
を並列形式から直列形式に変換する。時分割ライ
ン６２上の与えられたチヤネルで伝送された情報
はその与えられたチヤネルに一義的に関連した受
信タイムスロツト入替装置５０中の記憶位置に記
憶される。

与えられたデータワードを記憶すべき特定の記
憶位置はタイムスロツトカウンタ５４によつて発
生されるタイムスロツト番号によつて指定され
る。タイムスロツトカウンタ５４は512タイムス
ロツト番号のくりかえしの系列をタイムスロツト
当りひとつの割合で発生する。与えられたデータ
ワードが受信されるタイムスロツトの間に発生さ
れた特定のタイムスロツト番号はデータを記憶す
べき受信タイムスロツト入替装置５０の中の記憶
位置を指定する。データワードはまたタイムスロ
ツト当り１データワードの速度で受信タイムスロ
ツト入替装置から読み出される。与えられたタイ
ムスロツトの間に受信タイムスロツト入替装置５
０から読まれるデータワードの記憶アドレスは制
御RAM５５を読み出すことによつて得られる。
制御RAM５５はタイムスロツトカウンタ５４か
らのタイムスロツト番号で指定されたアドレスで
タイムスロツトごとに読み出され、こうして読み
出された値がそのタイムスロツトの読出しアドレ
スとして受信タイムスロツト入替装置５０に伝送
される。受信タイムスロツト入替装置５０から読
み出されたデータワードは時分割ライン６８およ
びインタフエースユニツト６９を経由して、時分
割スイツチに送信される。時分割スイツチユニツ
ト１０からのデータワードはインタフエスユニツ
ト６９を経由してタイムスロツト入替ユニツト１
１に受信され、時分割ライン７０に与えられる。
時分割ライン７０は送信タイムスロツト入替装置
５３に接続されており、これは入来データワード
を制御RAM５５からのアドレスで指定された位
置に記憶する。データワードはタイムスロツトカ
ウンタ５４によつて指定されたアドレスで送信タ
イムスロツト入替装置５３から読み出される。こ
のようにして読み出されたデータワードはライン
ユニツト１９に送信するために時分割ライン６３
に送信される。制御RAM５５は例えば送信タイ
ムスロツト入替装置５３のような特定の回路に
各々が関連した多数の制御メモリーとして実現さ
れてもよい。制御メモリーの特定の構成は本発明
にとつては重要ではなく、タイムスロツト入替ユ
ニツト１１の内部のタイミングと回路の要求によ
つて変化するものである。受信タイムスロツト入
替装置５０、制御RAM５５、タイムスロツトカ
ウンタ５４および送信タイムスロツト入替装置５
３によつて実行されるタイムスロツト入替動作の
一般的原理は当業者には周知であり、ここで詳細
には述べない。

時分割ライン６２上の各データワードは上述し
たようにタイムスロツト入替装置５０に記憶され
る。タイムスロツト入替装置５０に記憶する他
に、タイムスロツト入替ユニツト１１によつて受
信された各データワードの信号部分（ビツトＡ乃
至Ｇ）は制御ユニツト１７（第３図）の一部であ
る信号処理装置６５に送信される。信号処理装置
６５はビツトＡ乃至Ｇを受信して解析することに
よつて処理装置６６のリアルタイムの負荷要求を
軽減する。例えば、信号処理装置６５は各データ
ワードのＡビツトを解析する。このビツトは関連
する加入者セツトの直流状態を示し、加入者セツ
トがオフフツクとなつたか、あるいは有効なダイ
ヤルパルスが送信されたかを示す。オフフツク状
態あるいはダイヤルパルスが検出されたときに
は、信号処理装置６５は処理装置６６に対して得
られた情報を示す信号を送る。処理装置６６は信
号処理装置６５からの情報を累積し、後に詳述す
るように交換システムに対する制御を実行する。

第３図の実施例はまたデイジタル・サービス・
ユニツト６７を含み、これは時分割ライン６２を
通して送られた各データワードのデータ部（第６
図）を受信するようになつている。デイジタル・
サービス・ユニツト６７は一次的にはチヤネル回
路３７によつてPCM信号に変換されている加入
者からのトーン信号を受信して分析し、PCM形
式でトーンおよび信号を送信するのに使用され
る。デイジタルサービスユニツト６７は時分割ラ
イン６２からのデータワードのデータ部を受信す
るための少くとも65個の記憶位置を持つメモリー
（図示せず）を含んでいる。時分割ライン６２か
ら読まれた各データワードのデータ部は制御
RAM５５から読まれたアドレスによつて定義さ
れるデイジタル・サービス・ユニツト６７中の位
置に書き込まれる。６４チヤネルだけがデイジタ
ル・サービス・ユニツト６７によつて利用される
べき情報を能動的に送信することができる。すべ
ての他のチヤネルからのデータワードはデイジタ
ル・サービス・ユニツト６７中の65番目の記憶位
置に入り、そこで無視される。デイジタル・サー
ビス・ユニツト６７はこうして記憶されたデータ
ワードを読み、どの信号が受信されたかを判定
し、その信号の番号と性質を処理装置６６に知ら
せる。処理装置６６は受信された信号に応動して
とられるべき動作を決定する。

デイジタル・サービス・ユニツト６７はまた時
分割ラインのその加入者セツトに関連したチヤネ
ルで加入者セツトに対してトーンを送信する。こ
れらのトーンはPCM形式でデイジタル・サービ
ス・ユニツト６７から受信加入者に関連したタイ
ムスロツトの間にゲート回路５１の第１の入力ポ
ートに送信される。ゲート回路５１の他方の入力
ポートは送信タイムスロツト入替装置５３から読
まれた各データワードのデータ部を受信するよう
に接続されている。ゲート制御ビツトは制御
RAM５５から読まれ、送信タイムスロツト入替
装置５３からのデータ部あるいはデイジタルサー
ビス回路６７からのデータ部のいずれを多重分離
回路６１に送信すべきかを決定する。現在の実施
例においては、論理“１”のゲートビツトがデイ
ジタルサービスユニツト６７をデータ部の源であ
ると定め、論理“０”が送信タイムスロツト入替
装置を源であると定める。

PCM符号化されたトーンをそれに関連するラ
インユニツトに送信する他に、各々のタイムスロ
ツト入替ユニツトはこのようなトーンを時分割交
換ユニツト１０に送ることができる。後に詳述す
るように、発信加入者の可聴リンギング音は着信
加入者に関連したタイムスロツト入替ユニツトで
発生されるために、このような機能が存在するの
である。入来時分割ラインはゲート回路５２の一
方の入力に接続されているが、これが時分割交換
ユニツト１０に対して送信すべきトーンを挿入す
る点となる。ゲート回路５２の他方の入力はデイ
ジタル・サービス・ユニツト６７の出力端子に接
続されている。ゲート回路５２とデイジタル・サ
ービス・ユニツト６７はゲート回路５１に関連し
て先に述べたように動作し、時分割チヤネルの内
の予め定められたものにトーンを与える。

時分割交換ユニツト１０に向けて送信されるべ
き与えられたトーンのPCM符号化表示は、時分
割ライン６２の同一のチヤネルに与えられ、従つ
て受信タイムスロツト入替装置５０の同一のアド
レス位置に記憶される。これらのトーンを出の時
分割ライン６８の与えられたチヤネルに与えるた
めに、制御RAM５５は処理装置６６によつて制
御されて、そのチヤネルに関連したタイムスロツ
トの間にトーンを記憶したアドレス位置の読み出
しアドレスを発生する。例えば、可聴リンギング
音は時分割ラインのチヤネル512に与えられるこ
ともあり、この場合には受信タイムスロツト入替
装置５０の512番目のアドレス位置に記憶される。
タイムスロツト入替ユニツトが可聴リンギング音
を与えられたチヤネルに送信しようとするときに
は、処理装置６６はアドレス５１２を与えられた
チヤネルに関連した制御RAM５５のタイムスロ
ツト位置に入れる。従つて、与えられたチヤネル
の生起するたびに可聴リンギング音のPCM表示
が受信されることになる。可聴リンギング音を止
めるためには処理装置６６は与えられたチヤネル
に関連したタイムスロツト位置における制御
RAM５５によつて記憶されたアドレスを変化す
る。

次に信号処理装置６５、処理装置６６およびデ
イジタル・サービス・ユニツト６７の相互作用に
ついて説明する。この説明ではトーン・ダイヤル
を利用する加入者がオフフツクしてラインユニツ
ト１９に関して前述したようにチヤネル回路を割
当てられたものと仮定しよう。チヤネル回路が割
当てられた後で、監視はデイジタル・サービス・
ユニツト６７と信号処理装置６５に移される。割
当てられたチヤネル中におけるデータワードの信
号部を読むことによつて、信号処理装置６５は加
入者セツトの直流状態を監視し、任意の変化を処
理装置６６に通知する。さらに、処理装置６６は
バス５９を経由して新らしくオフフツクした加入
者に関連したチヤネルのタイムスロツトで、ゲー
ト回路５１に関連した制御RAM５５のゲートビ
ツト位置に論理“１”を記入する。これは新らし
くオフフツクした加入者に関連するタイムスロツ
トの間にゲート回路５１を経由して多重分離回路
６１にデイジタルサービス回路６７から出力信号
が送信されるべきことを示す。さらに処理装置６
６は、バス５９を経由してデイジタル・サービ
ス・ユニツト６７に対してその内部記憶から、新
らしくオフフツクした加入者に関するタイムスロ
ツトの間にダイヤルトーンのデイジタル表示を読
み出すべきことを指示する。従つて、ダイヤルト
ーンは新らしくオフフツクした加入者に関連した
チヤネルで多重分離回路６１に送られる。処理装
置６６はまたデイジタル・サービス・ユニツト６
７に対して、新らしくオフフツクした加入者に関
連した時分割ライン６２上のチヤネルのデータ部
を受信するように指示する。このようにしてダイ
ヤル数字がデイジタル・サービス・ユニツト６７
によつて検出される。ダイヤル数字に関連する情
報と特定の加入者セツトの直流状態がダイヤル・
トーンの送出を止めた処理装置に送られ、これは
ダイヤル数字の記憶を開始する。

この実施例における制御情報の授受の主要なモ
ードはソースタイムスロツト入替ユニツトから時
分割交換ユニツト１０および制御分配ユニツト３
１を経由して宛先のタイムスロツト入替ユニツト
に制御情報を送ることである。与えられた呼に関
する制御情報をソース・タイムスロツト入替ユニ
ツトから宛先タイムスロツト入替ユニツトにその
呼に割当てられたタイムスロツトを用いて時分割
交換ユニツト１０を経由して送信する第２の通信
モードも使用される。この実施例においては、呼
タイムスロツトのデータワードのＥビツト位置は
第２の通信モードのために使用される。しかしこ
の第２の通信モードにおいては信号ビツトの内の
任意のものあるいはすべてのものを使用すること
ができる。この実施例においては、Ｅビツトは信
号路の連続性のチエツクと信号の確認の二重の目
的に使用される。制御RAM５５はその512個の
記憶位置の各々にＥビツト位置を有する。呼の途
中で、処理装置６はその呼に関連した制御RAM
５５の各記憶位置のＥビツト位置に記憶されたデ
イジツトを制御する。制御RAM５５が受信タイ
ムスロツト入替装置５０から読まれるべきデータ
ワードを指定するアドレスを送信したとき、これ
は受信タイムスロツト入替装置５０に記憶された
Ｅビツト位置の代りに時分割ライン６８に記憶さ
れたＥビツトを送信する。これによつて、タイム
スロツト入替ユニツトの間のＥビツトチヤネルを
利用したメツセージの伝送が可能となる。第３図
の装置はまた時分割ライン７０で受信された各デ
ータワードのＥビツトを受信するＥビツト・アキ
ユミユレータ４８を含んでいる。これらのＥビツ
トはＥビツトアキユミユレータ４８によつてＥビ
ツトチエツク回路１９２に送られる。Ｅビツトチ
エツク回路１９２は導体１９５を経由して来る処
理装置６６からの命令に応動して選択されたデー
タワードのＥビツトに関連した出力信号を処理装
置６６に対して送る。例えば、通信路の設定の間
には、処理装置６６はＥビツトチエツク回路１９
２に指示を送り、特定のチヤネルのＥビツト位置
を調べて、処理装置６６に対して所定の時間の間
に論理“１”が受信されたかどうかを知らせる。
第９図はＥビツトチエツク回路１９２によつて実
行される機能のフロー図を示している。指定され
たチヤネルで所定の時間の間に論理“１”のＥビ
ツトが見付からなければ、この事実を知らせる切
断信号が導体１９３を通して処理装置６６に送信
される。この代りに、この時間の間にＥビツトチ
エツク回路１９２によつて、このような論理
“１”が検出されれば、導体１９４を通して連続
信号が処理装置６６に送信される。Ｅビツトチエ
ツク回路１９２はまた各々の動作中の呼のＥビツ
トをしらべる。通話中の呼のＥビツトが論理
“０”となつて、この状態に一定の時間留まつた
ときには、上述した切断信号がそれに関連する処
理装置６６に送信される。切断信号を受信した処
理装置は中央制御３０にこの事実を示す制御メツ
セージを送信する。

第１０図はひとつの入来チヤネル、すなわち通
信路に関連したＥビツトチエツク回路１９２の一
部を示している。タイマ１９６は導体１９５を通
して処理装置から来る命令に応動して計数を開始
する。処理装置６６から命令が受信された後で所
定の時間が経過したとき、タイマ１９６はAND
ゲート１９９の一方の入力として接続されている
導体１９７の論理“１”を送出する。ANDゲー
ト１９９の出力は導体１９３に接続されている。
連続信号発生器１９８は関連するチヤネルのＥビ
ツト位置を受信し、論理“１”のＥビツトに応動
して導体１９４上に論理“１”の出力を発生す
る。導体１９４上の論理“１”は連続信号発生器
１９８によつて論理“０”のＥビツトが見付かる
まで、連続的に与えられる。連続信号発生器１９
８からの出力信号はまた反転されてANDゲート
１９９の入力に与えられる。従つてタイマ１９６
が論理“１”出力を発生したときに、連続信号発
生器１９８が論理“０”出力を発生してＥビツト
が受信されていないことを示したときにはAND
ゲート１９９を経由して、これは導体１９３に切
断信号として与えられる。この代りに、連続信号
発生器１９８が論理“１”出力を発生していると
きには、導体１９３上の信号は強制的に論理
“０”となり、一方論理“１”の連続信号は導体
１９４に与えられる。Ｅビツトチエツク回路の機
能は処理装置６６によつても有利に実行でき、こ
のときには別個のＥビツトチエツク回路１９２は
必要なくなることに注意されたい。Ｅビツトチヤ
ネルを呼の完成のために使用する方法については
後に詳述する。

次に交換システムの種々の制御実体の間の通信
の主要モードの説明を行なう。処理装置６６は完
全なダイヤルに応動して、そのダイヤル数字に関
連した翻訳を行ない、中央制御３０（第１図）の
ための制御メツセージを形成し、その呼について
のタイムスロツトが時分割交換ユニツト１０を通
して設定されるようにする。この制御メツセージ
は処理装置６６によつてメモリー５７に記憶され
る。当業者には周知の形のDMAユニツト５８
が、フレーム当り１制御ワードの割合で制御メツ
セージを読み、そのワードをインタフエースユニ
ツト６９の制御ワード源レジスタ８０（第４図）
に送り、時分割ラインを通して時分割交換ユニツ
ト１０に送る。同様に制御メツセージは他の制御
ユニツトおよび中央制御３０からインタフエース
ユニツト６９の制御ワード宛先レジスタ９２（第
４図）に送られ、DMAユニツト５８によつてメ
モリー５７に送られ、こゝでこれが処理装置６６
に読し出される。第４図に詳しく図示したインタ
フエースユニツト６９は多重化／多重分離回路７
５とリンク・インタフエース７８および７９を含
む。多重化／多重分離回路７５は時分割ライン６
８を経由してタイムスロツト入替ユニツト５０か
らのデータワードを受信し、時分割ライン７０を
経由してタイムスロツト入替ユニツト５３に対し
てデータワードを送信するように接続されてい
る。両方の時分割ライン６８および７０はフレー
ム当り512チヤネルの速度でデータワードを伝送
するようになつていることを想起されたい。多重
化／多重分離回路７５は時分割ライン６８で受信
された情報を２本の時分割ライン７６および７７
に分割し、各々の偶数番のチヤネルのデータワー
ドを時分割ライン７７に送信し、各々の奇数番の
チヤネルのデータワードを時分割ライン７６に送
信する。従つて時分割ライン７６および７７の
各々はフレーム当り256チヤネルの速度で情報を
伝送することになる。さらに多重化／多重分離回
路７５は２本の256チヤネルの時分割ライン８５
および８６の情報を組合せて512チヤネルの時分
割ライン７０に送出する。この組合せは時分割ラ
イン８５および８６からのデータワードを交互に
送信し、時分割ライン８５からのデータワードが
時分割ライン７０の奇数番目のチヤネルで送信さ
れ、一方時分割ライン８６からのデータワードが
奇数番目のチヤネルで送信されるようにすること
によつて実現される。この実施例においては、時
分割ライン７６および８５はリンク・インタフエ
ース７８に接続されており、時分割ライン７７お
よび８６はリンクインタフエース７９に接続され
ている。タイムスロツト入替ユニツト１１はフレ
ーム当り512タイムスロツト（チヤネル）で動作
し、一方リンク・インタフエース７８および７９
と時分割交換ユニツト１０はフレーム当り256タ
イムスロツト（チヤネル）で動作することに注意
されたい。さらにタイムスロツト入替ユニツト１
１との間で送受されるデータワードのチヤネルは
完全に同期している。すなわち、与えられた番号
のチヤネルがタイムスロツト入替ユニツト１１か
らリンク・インタフエース７８によつて受信され
ているときにはいつでも、両方のリンクインター
フエース７８および７９はタイムスロツト入替ユ
ニツト１１と同一の番号を持つチヤネルを受信・
送信していることになる。分割の後でも同期を保
つために、時分割ライン６８上のすべての奇数番
目のチヤネルは多重化／多重分離回路７５によつ
て遅延され、従つて奇数番目のチヤネルとその直
後の隅数番目のチヤネルはそれぞれの時分割ライ
ン７６および７７の上で実質的に同時に送信され
ることになる。同様にリンク・インタフエース７
９からの時分割ライン８６の各データワードは多
重化／多重分離回路７５によつて遅延され、これ
が時分割ライン７０上を多重化／多重分離回路７
５で本質的にこれと同時に受信されたデータワー
ドの直後に送信されるようにする。以下の説明に
おいては、与えられたデータワードのタイムスロ
ツトはリンクインタフエース７８および７９と時
分割交換ユニツト１０におけるタイムスロツトを
指すことにする。例えば、時分割ライン６８から
のチヤネル１および２からのデータワードはリン
ク・インタフエース７８および７９と時分割交換
ユニツト１０においては共にタイムスロツト１に
対応することになる。リンク・インタフエースユ
ニツト７８および７９の各々は時分割交換ユニツ
ト１０の入出力ボート対に一義的に接続されてい
る。

リンク・インタフエース７８（第４図）は時分
割ライン１５を経由して時分割交換ユニツト１０
から直列に送信されたデータワードを受信し、こ
の情報を導体８３に直列に送信する。クロツク回
復回路８４は導体８３との接続によつて入来ビツ
ト流を受信し、これから32.768MHzのクロツク信
号を回復する。このクロツク信号はリンク・イン
タフエース回路７８に対するタイミングを与える
のに使用される。後に詳述する理由で、時分割ラ
イン１５で受信される情報は必ずしも時分割ライ
ン１３で送信される情報とはチヤネル同期してい
ない。時分割ライン７６と８５のデータワードの
間でチヤネル同期を実現する目的で、導体８３上
の入来データワードはランダムアクセスメモリー
回路７８中にバツフアされる。導体８３上のデー
タワードは書き込みアドレス発生器８８で指定さ
れるランダムアクセスメモリー８７中の記憶位置
に書き込まれる。書き込みアドレス発生器８８は
クロツク回復回路８４からの2.048MHzのクロツ
ク信号を受信し、これに応動して導体８３上の入
来データワードと同期して256個の書き込みアド
レスのくりかえしの系列を発生する。データワー
ドはランダムアクセスメモリー８７の256個の読
み出しアドレスのくりかえしの系列を発生する読
み出しアドレス発生器８９によつて規定される位
置から読み出されてタイム・スロツト入替ユニツ
ト１１に伝送される。読み出しアドレスはオフセ
ツト回路９０から受信された情報によつて誘導さ
れる。オフセツト回路９０は書き込みアドレス発
生器８８から発生された書き込みアドレスを受信
し、これから所定の数を実効的に減算する。この
減算の結果は次に読み出しアドレス発生器８９に
送られる。このようにして読み出しアドレス発生
器８９は読み出しアドレスの系列を発生し、これ
は書き込みアドレス発生器８８の裏にある所定の
数のアドレスとなつている。この実施例において
は、書き込みアドレス発生器８９は書き込みアド
レス発生器８８の後約1/4フレーム（64タイムス
ロツト）後のアドレスを発生するようになつてい
る。

インタフエース・ユニツト６９のリンク・イン
タフエース７８および７９はマスタ・スレーブモ
ードでチヤネル同期を保つように動作する。この
実施例においては、リンクインタフエース７８が
マスタであり、上述した方法で動作を継続する。
しかしリンク・インタフエース７８のアドレス発
生器８９からの読み出しアドレスによつて、リン
クインタフエース７９の読み出しアドレス発生器
が駆動される。時分割ライン１５および１６の長
さは異ることがあり得るから、1/4フレーム前後
の情報によつてリンクインタフエース７９によつ
て利用される書き込みアドレスと読み出しアドレ
スが分離されることがあることがあり得ることに
注意されたい。時分割ライン８５および８６上で
伝送されるデータワードはチヤネル同期している
けれど、時分割ライン１５および１６ではこのよ
うな同期は必要でないために、このようなことが
生ずるのである。

制御メツセージの送信および受信の両方のため
に与えられたリンクインタフエースで同一のチヤ
ネルが使用される。与えられたリンクインタフエ
ース、例えば、リンク・インタフエース７８で、
制御メツセージを伝送し、制御チヤネル・レジス
タ８１に記憶するのに使用される特定のチヤネル
が存在する。読み出しアドレス発生器８９によつ
て発生される各々の読み出しアドレスは比較器９
１に送信され、これはその読み出しアドレスを制
御チヤネルレジスタ８１に記憶されている現在の
制御チヤネルと比較する。比較器９１が現在の読
み出しアドレスが制御チヤネルの番号と等しいと
判定したときには、これはゲート信号を発生し、
これは制御メツセージ源レジスタ８０と制御メツ
セージ宛先レジスタ９２とに送信する。制御メツ
セージ宛先レジスタ９２は比較器９１からのゲー
ト信号に応動して時分割ライン８５の情報を記憶
する。その特定のチヤネルの間の、時分割ライン
８５上の情報は制御ユニツト１７によつて利用さ
れるべき制御チヤネルの内容を含んでいる。
DMAユニツト５８によつて、次に制御チヤネル
の前に制御ワードレジスタ９２の内容は送信され
る。同様に、制御ワード源レジスタ８０は比較器
９１からのゲート信号に応動してその内容を時分
割ライン７６に送出し、これによつて制御ワード
を送信する。制御ワードはリンクインタフエース
７９によつて本質的に同様に送受されるが、リン
クインタフエース７９に関連した制御チヤネルの
番号はリンク・インタフエース７８に関連した制
御チヤネルとは異つている。

読み出しアドレス発生器８９によつて発生され
る読み出しアドレスはまたフレーム系列発生器９
３に送信される。フレーム系列発生器９３はこれ
に応動してチヤネル当り１ビツトの割合でフレー
ムビツトの一義的な系列を発生する。各チヤネル
の間に、フレーム系列発生器９３によつて発生さ
れたビツトはフレーム挿入回路９４に送られ、こ
れはタイムスロツト入替装置１１のデータワード
のＧビツト位置にフレームビツトを挿入する。こ
のフレームビツトを含むデータワードは次に並直
列レジスタ９５およびドライバ回路９６を経由し
て時分割交換ユニツト１０の一義的な入力ポート
に接続された時分割ライン１３に送信される。ラ
イン・インタフエース７８によつて受信される各
データワードは時分割交換ユニツト１０によつて
発生されて送信されるフレームビツトを含んでい
る。フレーム・チエツク回路９７は時分割交換ユ
ニツト１０からの各データワードの各フレームビ
ツトを読み、時分割交換ユニツト１０とそれ自身
の間の通信の同期が保たれているかを判定する。
もし同期が保たれていれば修正は行なわれない
が、もし同期がとれていないことがわかれば、当
業者には周知の方法でクロツク回復回路８４によ
るフレーム回復動作が実行される。

時分割交換ユニツト１０の入力および出力ポー
トは、両方のポートが同一のリンクインタフエー
スに接続されているので、対として考えることが
できる。さらに、時分割交換ユニツト１０の入力
および出力ポートの各対はリンク・インタフエー
ス７８および７９に似た形の時分割スイツチリン
ク・インタフエースに接続されている。この実施
例においては、リンク・インタフエースは時分割
スイツチリンク・インタフエース１００（第５
図）に接続されている。時分割スイツチ・リン
ク・インタフエース１００は時分割ライン１３か
らデータワードを受信してこれらのデータを時分
割ライン１０３を通して直並列レジスタ１０２に
送信する受信器１０１を含んでいる。時分割ライ
ン１０３からのビツトの流れはまたクロツク回復
回路１０４とフレームチエツク回路１０５に与え
られ、これらはそれぞれクロツク信号を誘導し、
フレーム同期が保たれているかどうかを判定す
る。時分割スイツチ・リンクインタフエース１０
０はさらに書き込みアドレス発生器１０６を含
み、これはクロツク回復回路１０４からの信号に
応動して書き込みアドレスの系列を発生する。直
並列レジスタ１０２に送られた各データワードは
次にランダムアクセスメモリー１０７の書き込み
アドレス発生器１０６によつて発生されたアドレ
スの位置に書き込まれる。

時分割交換ユニツト１０はまた時分割空間スイ
ツチ１０８を含み、これは256タイムスロツトの
フレームで動作し、その入力ポートと出力ポート
の間で約488ナノ秒の間経路を完成する。各タイ
ムスロツトの間で接続されるべき入力ポートと出
力ポートの間の交換経路を規定する制御情報は制
御メモリー２９（第１図）に記憶されており、こ
れは各タイムスロツト毎に読み出されてこれらの
接続を設定する。各タイムスロツトには番号があ
り、与えられたタイムスロツトの間で同一の番号
を持つデータワードのチヤネルが交換されること
を想起されたい。従つて与えられた番号を持つチ
ヤネルのすべてのデータワードは、それに関連す
るタイムスロツトの間に時分割空間スイツチ１０
８を通して送出され、これにより交換の不正確を
防止するようになつている。この目的のために、
時分割交換ユニツト１０は256個の読み出しアド
レスのくりかえしの系列を発生するための主クロ
ツク回路１０９を含み、このアドレスは本質的に
同時に各時分割スイツチ・リンクインタフエース
のランダムアクセスメモリーに送られる。従つて
ランダムアクセスメモリー１０７および他の時分
割スイツチ・リンクインタフエース内のこれと等
価なランダムアクセスメモリーは同一のタイムス
ロツトに関連するデータワードを本質的に同時に
読み出す。現在の実施例においては、ランダムア
クセス・メモリー１０７から読み出されたデータ
ワードは並直列シストレジスタ１１０に送られ、
これからこれらは時分割空間スイツチ１０８に送
出される。

時分割ライン１５からリンクインタフエース７
８に送出されるすべてのデータワードは時分割空
間スイツチ１０８から導体１１１に、時分割空間
スイツチ１０８へそれが送出されたひとつのタイ
ムスロツトの間に受信される。時分割スイツチ・
リンクインタフエース１００はフレーム系列発生
器１１２を含み、これはタイムスロツト当り１ビ
ツトの割合でフレーム・ビツトの系列を発生す
る。フレームビツトはフレーム挿入回路１１３に
送信され、これはフレームビツトを導体１１１の
各データワードのビツト位置Ｇに入れる。次に導
体１１１上の各データワードはドライバ回路１１
４を通し、時分割ライン１５を通してリンク・イ
ンタフエース７８に送信される。

各々の制御タイムスロツトは時分割交換ユニツ
ト１０（第１図）を経由して入出力ポート対６４
に接続された時分割ライン１５０および１５１を
経由して制御分配ユニツト３１に送信される。以
下の説明においては、与えられた制御ユニツトか
らの制御タイムスロツトは送信制御タイムスロツ
トと呼ばれ、一方与えられた制御ユニツトの制御
タイムスロツトは受信制御タイムスロツトと呼ば
れる。制御分配ユニツト３１は第７図に詳しく図
示されるが、リンクインタフエース回路７８（第
４図）と本質的に同様なリンクインタフエース回
路１５２を含んでいる。リンクインタフエース回
路１５２は制御ワード源レジスタ８０、制御チヤ
ネルレジスタ８１、比較回路９１あるいは制御ワ
ード源レジスタ９２（第４図）を含まないが、こ
れはこれらの回路によつて実行される機能が制御
分配ユニツト３１では必要がないからである。時
分割ライン１５０で受信された各制御ワードはリ
ンクインタフエース回路１５２から、その制御ワ
ードに関連する送信制御タイムスロツトで、制御
分配ユニツト入力回路１５３に伝送される。制御
分配ユニツト入力回路１５３に伝送される各制御
ワードのタイムスロツト番号は通信路１５４を経
由して本質的に同時にタイミング回路１５５に送
信される。このように送信されるタイムスロツト
番号はリンクインタフエース７８（第４図）の読
み出しアドレス発生器と等価なリンクインタフエ
ースの読み出しアドレス発生器（図示せず）によ
つて発生される。制御分配ユニツト入力回路１５
３は本質的にはひとつの入力ポートと最大256個
の出力ポートを有する多重分離回路である。制御
分配ユニツト入力回路１５３の入出力ポートで受
信された各制御ワードは通信路１５４に送出され
るタイムスロツト番号によつて定義される256個
の出力ポートの内の固有のものに送信される。

この実施例は各々が二つの送信制御タイムスロ
ツトと二つの受信タイムスロツトにアクセスでき
る31個のタイムスロツト入替ユニツト、例えば、
１１および１２を含んでいる。従つて、リンクイ
ンタフエース回路１５２に対して時分割ライン１
５０を通して送信される情報は高々62個の送信制
御タイムスロツトを有することになる。同様に時
分割ライン１５１は時分割交換ユニツト１０に対
して高々62個のタイムスロツトを戻すことにな
る。従つて制御分配ユニツトの入力回路１５３に
は62個だけの能動出力ポートを要することにな
る。この実施例においては、これらの能動出力ポ
ートはフレームのはじめの62個のタイムスロツト
と関連しており、番号TS１乃至ST６２で識別さ
れる。制御分配ユニツトの入力回路１５３のタイ
ムスロツトTS１に関連する出力ポートはバツフ
アレジスタ１５８に接続されており、タイムスロ
ツトST６２に開連する出力ポートはバツフアレ
ジスタ１５９に接続されている。送信制御タイム
スロツトTS１に関連した制御回路１８５は残り
の61個の送信制御タイムスロツト用の制御回路と
本質的に同様である。従つて、タイムスロツト
TS１に関連した制御回路１８５だけについて
こゝで詳しく説明する。バツフアレジスタ１５８
は先着順バツフア１６０のデータ入力端子に接続
されるが、これはその書き込み制御端子Ｗの論理
“１”パルスに応動してその第１の記憶セルにバ
ツフアレジスタ１５８の内容を書き込む。先着順
バツフアの周知の原理に従えば、その第１の記憶
セルに入れられた情報は最後のまた占有されてい
ない記憶セルにまで進行し、こゝでこれは情報が
先着順バツフアから読み出されるまで保持され
る。先着順バツフア１６０はさらに読み出し制御
端子Ｒを含んでいる。この読み出し制御端子Ｒに
おける論理“１”パルスに応動して、最後の記憶
セルの内容は先着順バツフアから送信され、バツ
フアのすべての他のセルの内容は出力に向けて１
セルだけシフトされることになる。

タイムスロツト入替ユニツト、例えば、１１か
らの各制御メツセージはスタート・キヤラクタで
開始し、エンド・キヤラクタで終了することを想
起されたい。バツフアレジスタ１５８の内容はス
タート比較器１６２とエンド比較器１６３に連続
的に送信される。スタート比較器１６２は比較回
路とスタートキヤラクタを記憶するレジスタを含
んでいる。バツフアレジスタ１５８の内容が記憶
されたスタート・キヤラクタと一致すると、スタ
ート比較器１６２はフリツプフロツプ１６４のセ
ツト入力に対して論理“１”を与える。フリツプ
フロツプ１６４がセツト状態にあるときには、こ
れは論理“１”をその論理“１”出力端子に発生
し、これはANDゲート１６５に対して送出され
る。ANDゲート１６５の出力端子は先着順バツ
フアの１６０の書き込み制御端子Ｗに接続されて
いる。ANDゲート１６５の他方の入力はタイミ
ング回路１５５の端子t₂に接続されている。タイ
ミンング回路１５５は端子t₂からタイムスロツト
TS２の間に生ずる時刻t₂の間に、フレーム当り
１パルスの割合で発生する一連のパルスを発生す
る。タイミング回路１５５はｎ者択１復号器を含
み、それは通信路１５４で送信されるタイムスロ
ツト番号を受信し、入来タイムスロツト番号に対
応する256個の出力端子の内の一義的なものに論
理“１”パルスを生ずるようになつている。タイ
ムスロツトTS“１”パルスを受信する端子の内の
特定の端子が、これを信号t₂としてANDゲート
１６５の入力に与えることになる。

バツフアレジスタ１５８によるスタート・キヤ
ラクタの受信の後で、各フレームのタイムスロツ
トTS１の間に新らしい制御ワードがバツフアレ
ジスタ１５８に与えられる。さらに先着順バツフ
ア１６０の制御端子Ｗに各パルスt₂が送信される
たびに、バツフアレジスタ１５８の内容が先着順
バツフア１６０の第１の記憶セルに記憶されるよ
うになる。この動作はバツフアレジスタ１５８に
エンドキヤラクタが記憶されるまで継続する。エ
ンド比較器１６３は比較回路とエンドキヤラクタ
を記憶するレジスタを有している。エンド比較器
１６３はバツフアレジスタ１５８に記憶されてい
るキヤラクタがエンド比較器１６３に記憶されて
いるエンドキヤラクタと一致したとき、論理
“１”の出力パルスを生ずる。この論理“１”出
力パルスは遅延ユニツト１６６を経由してフリツ
プフロツプ１６４のリセツト入力に送られる。遅
延ユニツト１６６は論理“１”パルスを１タイム
スロツトより長い時間にわたつて遅延させる。フ
リツプフロツプ１６４によつて論理“１”が受信
されると、そのフリツプフロツプはリセツトし、
その論理“１”出力端子に論理“０”を与え、こ
れがANDゲート１６５を整止して先着順バツフ
ア１６０の制御端子Ｗにはそれ以上のt₂タイミン
グパルスが送られないようにする。

エンド比較器１６２はレジスタ１６８中にエン
ドキヤラクタを検出するとまたバス１６７を通し
てCPU制御器１６８に対してフラツク信号を送
信する。このフラツグ信号は先着順バツフア１６
０によつて完全な制御メツセージが受信されたこ
とを示す。CDU制御１６８は制御回路、例えば
１８５、からのフラツグ信号に応動してそのメツ
セージを記憶した先着順バツフアからの制御メツ
セージ全体を読み出す。この実施例においては、
CDU制御１６８はどの先着順バツフアが読み出
されるべきかを指定する６ビツト符号を64者択１
復号器１６９に対して送出することによつて、こ
のような読み出し動作を開始する。64者択１復号
器１６９は制御分配ユニツト（CDU）制御１６
８からのこの６ビツト符号に応動して制御メツセ
ージを記憶している先着順バツフアの読み出し制
御回路に関連したANDゲートに対して論理“１”
を与える。この実施例においては、先着順バツフ
ア１６０が制御メツセージを記憶している。従つ
て、64者択１復号器１６９に送信された６ビツト
符号は先着順バツフア１６０に関連したANDゲ
ート１７０を指定している。この６ビツトの符号
に応動して、64者択１復号器１６９はANDゲー
ト１７０に対して論理“１”を送出する。さらに
CDU制御１６８はANDゲート１７０の他方の入
力に対して2MHzの周波数でパルス系列を送信す
る。2MHzのパルス系列はまた同時に他の制御回
路の等価なANDゲートにも送信されていること
に注意されたい。ANDゲート１７０は復号器１
６９からの論理“１”を受信しているから、この
2MHzのパルスはまたANDゲート１７０によつて
先着順バツフア１６０の読み出し制御端子Ｒに送
出される。これらのパルスの各々に応動して、制
御ワードは先着順バツフア１６０から読み出さ
れ、バス１７６を経由してCDU制御１６８に送
出される。CDU制御１６８が、バス１７６から
受信された情報にエンド・キヤラクタを検出した
ときには、これは2MHzのパルスの送信を終了す
る。CDU制御１６８は受信先着順バツフア、例
えば１６０および１６１のひとつから読み出され
た各制御ワードを記憶するのに利用されるメモリ
ー回路を含んでいる。完全な制御メツセージが受
信されて記憶されると、CDU制御１６８はその
制御メツセージの宛先部を読んで、その制御メツ
セージを中央制御３０に送るべきか制御ユニツ
ト、例えば１７および１８のひとつに送出すべき
かを決定する。制御メツセージの宛先部が中央制
御３０を指定していたときには、制御分配ユニツ
ト１６８はその内部記憶から制御メツセージを読
み出して、その制御メツセージを通信路３２を経
由して中央制御３０に送る。この代りに、宛先部
が制御ユニツトを指定していたときには、CDU
制御１６８は制御ユニツトによつて決まる特定の
受信用制御タイムスロツトを計算する。この特定
の受信用制御タイムスロツトはCDU制御１６８
中に記憶された翻訳用テーブルから判定される。

この実施例における制御分配ユニツト３１は第
２の複数個の先着順バツフアを含み、その内先着
順バツフア１７１および１７２が第７図に示され
ている。先着順バツフア１７１および１７２は出
力レジスタ１７３および１７４の内のそれぞれの
ものに関連している。各々の先着順バツフアとそ
れに関連する出力レジスタは各々の制御メツセー
ジによつて規定される宛先に関連した受信制御タ
イムスロツトで、時分割交換ユニツト１０に対し
て制御ワードを送出するために利用される。この
例においては、先着順バツフア１６０から制御分
配ユニツト１６８に転送される制御メツセージは
タイムスロツト６２（TS６２）を受信制御タイ
ムスロツトとして利用するモジユールを宛先とし
ている。制御分配ユニツトは64者択１復号器１６
９に対して先着順バツフア１７１に関連する制御
回路１８６を一義的に指定する６ビツト符号を送
出する。64者択１復号器１６９によつて発生され
る論理“１”はANDゲート１７５に与えられ、
その出力端子は先着順バツフア１７１の書き込み
制御端子Ｗに接続されている。さらにCDU制御
１６８は制御メツセージの各制御ワードを読みは
じめ、これをすべての先着順バツフア、例えば１
７１および１７２に共通に接続されたバスに与え
る。先着順バツフアに対する各制御ワードの送出
て本質的に同時に制御分配ユニツト制御１６８は
ANDゲート１７５と他の制御回路の各々におけ
る等価なANDゲートに論理“１”のパルスを送
出する。ANDゲート１７５だけが64者択１復号
器１６９から論理“１”を受信するから、これだ
けが、論理“１”パルスをCDU制御１６８から
それに関連する先着順バツフア１７１の端子Ｗに
読み出すことになる。その書き込み制御端子Ｗに
受信された各論理“１”に応動して、先着順バツ
フア１７１はバス１７６上の制御ワードをその入
力記憶セルに受信する。前述したように、これら
の制御ワードはバツフアの出力記憶位置に進む。
先着順バツフア１７１の読み出し制御端子Ｒは、
これが信号t₆₁を受信するようにタイミング回路
１５５に接続されている。従つて、各々のt₆₁タ
イムスロツトにおいて、先着順バツフア１７１の
最後の記憶位置の制御ワードは出力レジスタ１７
３に向けて送信される。

CDU制御１６８はまた制御メツセージ送信動
作の開始で、フリツプフロツプ１７７のセツト入
力端子に対してスタート信号を送信する。フリツ
プフロツプ１７７の論理“１”出力はANDゲー
ト１７８に与えられ、その出力端子は出力レジス
タ１７３のゲート制御端子に接続されている。さ
らにANDゲート１７８は入力として信号t₆₂を受
信する。従つて、フリツプフロツプ１７７がセツ
トされた後で、各t₆₂信号に応動して出力レジス
タ１７３に論理“１”パルスが与えられる。出力
レジスタ１７３に送信される各制御ワードはt₆₂
パルスに応動してタイムスロツトTS６２の間に
CDU出力回路１７９に送信される。フリツプフ
ロツプ１７７をセツトする前にはCDU出力回路
１７９には信号はゲートされない。

先着順バツフア１７１から読み出される各制御
ワードはエンド比較回路１６３と本質的に等しい
エンド比較回路１８０の入力に与えられる。エン
ド比較回路１８０や先着順バツフア１７１から出
力レジスタ１７３に送信されている文字がエン
ド・キヤラクタであることを判定すると、これは
論理“１”パルスを発生し、これは遅延回路１８
１を経由してフリツプフロツプ１７７のリセツト
端子に送信される。遅延回路１８１は１タイムス
ロツトより大きい時間の間エンド比較回路１８０
からの論理“１”パルスに遅延を与える。このよ
うにして、エンドキヤラクタの送信の後は、フリ
ツプフロツプ１７７はリセツトされて出力レジス
タ１７３へのそれ以上のt₆₂信号の送信を禁止す
る。

CDU出力回路１７９は最大256の入力ポートと
ひとつの出力ポートを持つ多重化回路である。入
力ポートの内のはじめの62個の各々はタイムスロ
ツト出力レジスタ、例えば１７３および１７４の
ひとつと一義的に関連している。タイミング回路
１５５からのタイムスロツト計数信号に応動し
て、制御分配ユニツト出力回路１７９は出力レジ
スタ、例えば１７３および１７４のひとつからの
制御ワードをその出力ポートに送出する。出力ポ
ートは次にリンク・インタフエース回路１５２に
接続されるが、これは前述のようにそれによつて
受信された制御ワードを時分割交換ユニツト１０
に対して送信する。

中央制御３０はまた制御ユニツト、例えば１７
および１８に送信されるメツセージを発生する。
中央制御３０によつて発生される各制御メツセー
ジはその制御メツセージを受信すべき特定の制御
ユニツトを規定する宛先部を含んでいる。制御メ
ツセージは中央制御３０から通信路３２を経由し
て制御分配ユニツト制御１６８に送信される。制
御分配ユニツト制御１６８は中央制御３０から受
信された各制御メツセージを記憶し、その制御メ
ツセージの宛先である制御ユニツトを判定するた
めに各々の記憶された宛先部を読み取る。制御分
配ユニツト制御１６８は中央制御３０からのメツ
セージを、これが先着順バツフア１６０および１
６１から受信された制御メツセージを送信したの
と同一の方法で送信する。次にこの実施例におけ
る呼の設定と除去の例を述べる。この例では、加
入者セツト２３における加入者が加入者２６を呼
びたいと思つたとする。ラインユニツト１９は加
入者セツト２３における起呼のオンフツクを検出
して通信路２７を径由して制御ユニツト１７に対
してメツセージを送信する。制御ユニツト１７は
ラインユニツト１９からのこのメツセージに応動
してラインユニツト１９に対して、データワード
の通信のために使用されるラインユニツト１９と
タイムスロツト入替ユニツト１１の間の通信チヤ
ネルを指定する命令を送信する。さらに、制御ユ
ニツト１７はタイムスロツト入替ユニツト１１と
ラインユニツト１９の間の新たにオンフツクした
加入者に関連したチヤネルにダイヤル音を送出し
はじめる。制御ユニツト１７は加入者セツト２３
の直流状態をしらべはじめる。制御ユニツト１７
はさらに加入者セツト２３の数字のダイヤルを検
出し、第１の数字に応動したダイヤル音を止め
る。全体のダイヤル数字と起呼加入者の番号に応
動して制御ユニツト１７は中央制御３０向けのメ
ツセージを形成する。この制御メツセージは中央
制御３０を示す宛先部を有し、さらに起呼者番
号、被呼者番号およびサービスクラスのようなあ
る種の起呼者に関連した情報を含んでいる。

第８図は加入者の間の呼を設定するための処理
装置の間の通信の機能図を示している。第８図に
おいて、起呼ユニツト１９０は発信加入者セツト
２３と、ラインユニツト１９２、タイムスロツト
入替ユニツト１１と、制御ユニツト１７を表わし
ている。同様に着信ユニツト１９１は着信加入者
２６と、ラインユニツト２２と、タイムスロツト
入替ユニツト１２と制御ユニツト１８を表わして
いる。呼設定シーケンスにおける各通信は第８図
においては、それに関連する文字ａ乃至ｇを有
し、その方向を示す矢印を持つ線で表わされてい
る。以下の説明においては、文字ａ乃至ｇは説明
している特定の通信を識別するために使用され
る。発信ユニツト１９０の制御ユニツト１７で形
成された制御メツセージａは前述したように時分
割ライン１３の制御チヤネルで、１フレーム当
り、１制御ワードづつ送信される。現在の実施例
においては、奇数番目の入出力ポートに関連した
時分割ラインは制御メツセージを伝送するのに使
用される１次時分割ラインである。偶数番目の入
出力ポート対に関連した時分割ラインはプログラ
ムあるいはデータの更新メツセージのような長い
メツセージを伝送するのに利用される。従つて、
時分割ライン１３の制御チヤネルはこの例におけ
る制御メツセージを伝送するのに使用される。こ
の制御チヤネルの制御ワードはその制御チヤネル
に関連したタイムスロツトの間に時分割交換ユニ
ツト１０によつて制御分配ユニツトにスイツチさ
れる。先に述べたように、制御分配ユニツト３１
は受信されたメツセージの宛先部を解釈して、メ
ツセージを中央制御３０に送信する。

中央制御３０は被呼加入者に関連したタイムス
ロツト入替ユニツトの番号を計算し、起呼者と被
呼者の間の通信のための空きタイムスロツトを割
当てる。この例では、この通信のためのタイムス
ロツト１６が選択されたものと仮定する。中央制
御３０は次に加入者セツト２６に対して制御分配
ユニツト３１および時分割交換ユニツト１０を通
して接続された着信ユニツト１９１のタイムスロ
ツト入替ユニツト１２に対して制御メツセージｂ
を送る。この制御メツセージｂは被呼加入者の番
号と、起呼者に接続されたタイムスロツト入替ユ
ニツト１１の番号と時分割交換ユニツト１０を通
しての通信に使用されるタイムスロツトとを含ん
でいる。中央制御３０が制御メツセージｂをタイ
ムスロツト入替ユニツト１２に送信するのと本質
的に同時に、これは通信路４９を経由してタイム
スロツト入替ユニツト１１とタイムスロツト入替
ユニツト１２をタイムスロツト１６の間で接続す
るのに使用する交換路を指定する命令を制御メモ
リー２９に送信する。着信ユニツト１９１中の制
御ユニツト１８は中央制御３０からの制御メツセ
ージｂに応動してラインユニツト２２とタイムス
ロツト１２の間で加入者セツト２６の通信に用い
るチヤネルを割当てて、加入者セツト２６に関す
るチヤネルで、時分割交換ユニツト１０に対して
論理“１”のＥビツトｄの送信を開始する。与え
られたチヤネルにおける論理“１”のＥビツトの
送信の制御はそのチヤネルに関するRAM５５中
の記憶位置にアクセスし、そのＥビツトの位置を
論理“１”にセツトすることによつて制御ユニツ
トによつて行なわれることを想起されたい。さら
に制御ユニツト１８は着信ユニツト１９１中のタ
イムスロツト入替ユニツト１２の番号、通信に使
用されるべきタイムスロツト（タイムスロツト１
６）および制御ユニツト１７が呼を完成するのに
必要な加入者２６に関するすべての情報を含む制
御メツセージを形成する。この制御メツセージｅ
は発信ユニツト１９０のタイムスロツト入替ユニ
ツト１１に対して、時分割交換ユニツト１０への
制御チヤネルおよび制御分配ユニツト３１を通
り、さらにタイムスロツト入替ユニツト１１に関
連した制御チヤネルを通して時分割交換ユニツト
に戻つて伝送される。上述した他に、制御ユニツ
ト１８の処理装置６６は所定の時間の間、例え
ば、128フレームの間タイムスロツト１６のＥビ
ツトの状態を調査するようにＥビツトチエツク回
路１９２に指示する。

制御ユニツト１７は制御ユニツト１８からのメ
ツセージに応動して、加入者セツト２３に関連し
たチヤネルによつて論理“１”のＥビツトｆを時
分割交換ユニツト１０に対して送信する。さらに
発信ユニツト１９０の制御ユニツト１７はタイム
スロツト入替ユニツト１２からの入来チヤネル１
６のＥビツトを調べて論理“１”の存在を見付け
る。このような論理“１”のＥビツトが受信され
れば、Ｅビツトチエツク回路１９２から制御ユニ
ツト１７の処理装置６６に対して連続性信号が送
信され、タイムスロツト入替ユニツト１２からタ
イムスロツト入替ユニツト１１までの通信路が連
続していることが表示される。タイムスロツト入
替ユニツト１１からのタイムスロツト入替ユニツ
ト１２までの通信路の連続性が判明すると、制御
ユニツト１８のＥビツトチエツク回路１９２は所
定の時間の間チヤネル１６に論理“１”のＥビツ
トを検出する。制御ユニツト１８のＥビツトチエ
ツク回路１９２は論理“１”のＥビツトに応動し
て連続性信号をその関連する処理装置に送信す
る。制御ユニツト１８のＥビツトチエツク回路１
９２からの連続性信号に応動してラインユニツト
２２はリング電流を加入者セツト２６に可聴リン
グ音をタイムスロツト１６の間に加入者セツト２
３に送出すべきことを知らされる。加入者セツト
２６がオフフツクすると、ラインユニツト２２は
制御ユニツト１８に知らせ、これが可聴リングを
加入者セツト２３に送るのを止め、また加入者セ
ツト２６へのリング電流の印加を停止する。制御
ユニツト１８は次にタイムスロツト入替ユニツト
１２からタイムスロツト入替ユニツト１１に対し
て制御メツセージｇを送り、応答があつたことを
知らせる。こうして両加入者は通信できるように
なる。

呼の終了は通常は発信加入者に関連した制御ユ
ニツトによつて制御されるが、これはこの例では
制御ユニツト１７である。加入者セツト２３がオ
ンフツクすると加入者セツト２３と２６の間のチ
ヤネルのＥビツトは論理“０”に変化する。制御
ユニツト１８は論理“０”のＥビツトに応動し
て、中央制御３０に対して呼のその部分が終了し
たことを示す制御メツセージを伝送する。されに
オンフツクが検出されたときには同様のメツセー
ジが制御ユニツト１７から送られる。これらの二
つのメツセージに応動して、中央制御３０は制御
メモリー２９を制御して加入者セツト２３と２６
の間のチヤネルを接続している経路を落す。さら
に制御ユニツト１７および１８は加入者セツトを
時分割交換ユニツトに接続していた経路を空きと
して、この経路をそれ以上の接続に使用できるよ
うにする。加入者セツト２６が最初にオンフツク
となつたときには、制御ユニツト１８は制御チヤ
ネルを経由して制御メツセージを制御ユニツト１
７に送り、制御ユニツト１７に対してオンフツク
が生じたことを知らせる。制御ユニツト１７はこ
のようなメツセージに応動して、ヒツトタイミン
グと同様に所定の時間の間待ち合せ、上述したよ
うな呼終了手順を開始する。

着信加入者によつては通常の呼完了／終了ルー
チンを変更しなければならない性質を特つものも
ある。例えば、加入者２６（上述の例における着
信加入者）には呼トレーシングが行なわれている
かもしれない。このような場合には、加入者２６
への任意の呼は加入者２６がオンフツクするま
で、呼が完成した状態に保たれる。この例に従え
ば、呼の設定は前述した例について述べたのと
ほゞ同一の方法で行なわれる。しかし、タイムス
ロツト入替ユニツト１２からタイムスロツト入替
ユニツト１１に送られる。最初の制御メツセージ
には、やがて終了する呼に対して呼トレーシング
を行なうべきことを示す部分を含む。制御ユニツ
ト１７はこの制御メツセージに応動して、呼終了
手順を変更し、制御ユニツト１８から加入者２６
がオンフツクしたことを示すメツセージが受信さ
れるまで完成した経路を取り除かないようにす
る。

上述した実施例は単に本発明の原理を説明する
ためのものであつて、本発明の精神と範囲を逸脱
することなく、当業者には多くの他の構成を考え
得ることは明らかである。

【図面の簡単な説明】

第１図は本発明の一実施例のシステムのブロツ
ク図；第２図は第１図の実施例で利用されるライ
ンユニツトのより詳細なブロツク図；第３図は第
１図の実施例で利用されるタイムスロツト入替ユ
ニツトとその制御ユニツトのより詳細なブロツク
図；第４図は第１図の実施例の時分割交換ユニツ
トとの通信に利用される各タイムスロツト入替ユ
ニツトの中に含まれるリンク・インタフエース・
ユニツトのブロツク図；第５図は第１図の実施例
のタイムスロツト入替ユニツトとの通信に用いら
れる時分割交換ユニツトのリンク・インタフエー
スユニツトのブロツク図；第６図は第１図の実施
例に用いられるデータワードのブロツク図；第７
図は第１図に示された実施例の制御分配ユニツト
のより詳細なブロツク図；第８図は第１図に示さ
れた実施例の分散された処理装置による呼接続制
御メツセージの授受の機能図；第９図は本実施例
のＥビツト制御シーケンスのフロー図；第１０図
は本実施例に使用されるＥビツトチエツク回路の
ブロツク図である。 主要部分の符号の説明、 請求範囲中の名称
符 号 明細書中の名称 時分割空間ネツトワーク
１０ 時分割空間スイツチ 入力ポート １，２…ｎ＋１ ポート 出力ポート １，２…ｎ＋１ ポート 制御ユニツト １７ 制御ユニツト 制御分配回路 ３１ 制御分配ユニツトCDU 中央制御 ３０ 中央制御 処理装置 ６６ 処理装置

Claims (1)

1. 【特許請求の範囲】 １ 複数の入・出力ポート１，ｎを有し、固定幅
   のタイムスロツトで入・出力ポート間に通信路を
   設定するための交換装置１０、および加入者セツ
   ト２３，２４間の接続を行うため該加入者セツト
   を該交換装置の入力ポートに選択的に接続し、お
   よび該交換装置の出力を該加入者セツトに選択的
   に接続する複数の交換ユニツト１１，１２とを含
   む交換システムの制御情報通信装置であつて、該
   制御情報通信装置は制御ユニツトを含み、 該制御ユニツトの第１のもの１７を該入力ポー
   トの１つ１に接続して、該１つの入力ポートに該
   制御ユニツトの第２のものを規定するアドレス部
   を含む第１の制御メツセージを伝送しており、 該第２の制御ユニツトを該出力ポートの１つｎ
   に接続して、該１つの出力ポートからの制御メツ
   セージを受信しており、 該交換装置は、該１つの入力ポートで受信され
   た制御メツセージを制御分配ユニツト３１に接続
   し、および該制御分配ユニツトを該１つの出力ポ
   ートへと断続的に接続する制御回路２９を含んで
   おり、そして 該制御分配ユニツトは該第２の制御ユニツトを
   規定する該第１の制御メツセージのアドレス部に
   応答して交換システム動作の制御のため、該制御
   分配ユニツトと該第２の制御ユニツトに接続され
   た該１つの出力ポートとの間の断続的接続を介し
   て該第２の制御ユニツトへと、該第１の制御メツ
   セージを伝送しているものであるところの交換シ
   ステムの制御情報通信装置。 ２ 特許請求の範囲第１項に記載の制御情報通信
   装置において、 該制御分配ユニツトに接続された中央制御装置
   ３０を含み、 該第１の制御ユニツトが該中央制御装置を規定
   するアドレス部を含む第２の制御メツセージを該
   １つの入力ポートに伝送しており、そして 該制御分配回路が該第２の制御メツセージのア
   ドレス部に応答して交換システム動作の制御のた
   め該中央制御装置に該第２の制御メツセージを伝
   送している交換システムの制御情報通信装置。 ３ 特許請求の範囲第１項に記載の制御情報通信
   装置において、 該第２の制御ユニツトを規定するアドレス部を
   含む第３の制御メツセージを該制御分配ユニツト
   に伝送する中央制御装置を含み、 該制御分配ユニツトは該第３の制御メツセージ
   のアドレス部に応答して交換システム動作の制御
   のため該制御分配ユニツトと該第２の制御ユニツ
   トに接続された該１つの出力ポートとの間の断続
   的接続を介して、該第２の制御ユニツトへと該第
   ３の制御メツセージを伝送している交換システム
   の制御情報通信装置。 ４ 特許請求の範囲第１項に記載の制御情報通信
   装置において、 該制御メツセージの各々は少なくとも１つの制
   御ワードを含み、 該第１の制御ユニツトは該１つの入力ポートで
   のタイムスロツトの所定のものからなる伝送制御
   タイムスロツトの間にのみ、そこへ接続された該
   １つの入力ポートへと制御ワードを伝送する回路
   ６９を含み、そして該第２の制御ユニツトは、該
   １つの出力ポートでのタイムスロツトの所定のも
   のからなる受信制御タイムスロツトの間にのみ、
   そこに接続されている該１つの出力ポートからの
   制御ワードを受信する回路６９を含み、 該交換装置は、該１つの入力ポートでの伝送制
   御タイムスロツトの間に受信された各制御ワード
   を該制御分配ユニツトに接続し、そして該１つの
   出力ポートでの各受信制御タイムスロツトの間に
   該制御分配ユニツトを該１つの出力ポートへと接
   続することによつて、該制御分配ユニツトを該１
   つの出力ポートへと断続的に接続しており、そし
   て 該制御分配ユニツトは、該第１の制御メツセー
   ジの制御ワードを受信し、そのアドレス部に応答
   して該１つの出力ポートの受信制御タイムスロツ
   トの間に交換装置へと、該第１の制御メツセージ
   の制御ワードを伝送する回路１５３を含んでいる
   交換システムの制御情報通信装置。