JPH0318399B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は第１の通信ユニツトと、第２の通信ユ
ニツトと、通信路識別信号を発生する中央制御お
よび通信路識別信号に応動して該第１と第２の通
信ユニツトの間に通信路を完成するための制御回
路を含む時分割交換ユニツトと、からなる時分割
交換ネツトワークを通る通信の連続性を確認する
ための連続性確認装置に関する。

ストアドプログラム制御式の通信交換方式はメ
モリーに記憶されたプログラムに応動して交換機
能を制御するある種の知能を有している。歴史的
にはこのようなシステムは加入者と交換局の間の
通信路全体を制御する単一の主処理装置を有して
いた。技術とシステムの革新が進むにつれて、一
部のルーチンの機能を主処理主体から分離してよ
り複雑なシステムの機能と判定のためにその処理
時間をとつておくことが望ましいことがわかつて
来た。分散型制御システムと呼ばれるシステムが
現在設計されているが、これはまた通信路の一部
の制御をいくつかの知能のある処理装置に分散す
るようになつている。

加入者を電話交換機を通る通信路に接続する前
に、通信路が連続していることを確認するための
チエツクが必要である。通信路のすべての部分が
単一の処理主体によつて制御されているときには
すべての必要な情報は単一の制御装置で利用でき
たから、このようなチエツクは比較的容易であ
る。多数の制御装置が使用され、各制御装置によ
つて他の装置が実行したことをチエツクしなけれ
ばならないようになるとこのようなチエツクは極
めて困難で時間がかかることになる。

この問題は本発明の連続性確認装置によつて解
決され、それに用いる時分割交換ユニツトはさら
に通信路識別情報を第１および第２の通信ユニツ
トに送信するための制御分配回路と、通信路識別
情報に応動して通信路に対して固有の連続性確認
キヤラクタを送信するための制御ユニツトを含む
第１の通信ユニツトと、第１の通信ユニツトによ
つて送信された固有のキヤラクタを通信路から受
信するための受信回路を含む第２の通信ユニツト
と、通信路によつて固有の連続性確認キヤラクタ
が受信されたときに連続性信号を発生するための
連続性表示回路とを含んでいる。

本発明の目的はひとつ以上の制御処理装置によ
つて制御される時分割通信路を通る通信路の連続
性をチエツクするための高速で信頼性の高い装置
を提供することにある。

本発明は第１の通信ユニツトと、第２の通信ユ
ニツトと、通信路識別信号を発生し、これらの通
信路識別信号に応動して第１の通信ユニツトと第
２の通信ユニツトの間に通信路を完成するための
時分割交換システムとを含む時分割交換システム
に使用する通信路の連続性確認装置である。本発
明は時分割交換システムが第１および第２の通信
ユニツトに対して通信路識別信号を送信する装置
を含み；第１の通信ユニツトが通信路識別信号に
応動して通信路に対して固有の連続性確認キヤラ
クタを送出する装置を含み；第２の通信ユニツト
が通信路からの固有の連続性確認キヤラクタを受
信する装置と通信路から固有の連続性確認キヤラ
クタが受信されたときには連続性信号を発生する
連続性表示信号とを含むことを特徴としている。
本発明のさらに他の特徴に従えば、通信ユニツト
は連続性信号が発生されるまで通信ユニツトは通
信路を通しての通信を行なわない。

本発明の一実施例に従えば、各通信ユニツトは
それに対して少くともひとつの加入者が接続され
たタイムスロツト入替ユニツトを含んでいる。他
の加入者を呼ぼうとしている加入者の通信ユニツ
トは発信ユニツトと呼ばれ、一方被呼者を含む通
信ユニツトは着信ユニツトと呼ばれる。制御ユニ
ツトは発信ユニツトからのルーテイング情報に応
動して時分割空間ネツトワークを通る通信路を設
定し、識別された経路の発信ユニツトと着信ユニ
ツトの両方にこれを知らせる。発信ユニツトと着
信ユニツトは通信路を通して他のユニツトに対し
て一義的な固有の連続性確認キヤラクタの送信を
開始する。この実施例における固有の連続性確認
キヤラクタは発信ユニツトと着信ユニツトの間の
各タイムスロツトの所定の位置で送信される論理
“１”である。発信ユニツトと着信ユニツトは両
方共他方のユニツトから到来する固有のキヤラク
タを注目することによつて、これらの間に経路の
連続性があることを確認する。経路が連続したと
きに、加入者は通信路に接続される。この代り
に、発信ユニツトあるいは着信ユニツトのいずれ
かが、所定の時間の間固有の連続性確認キヤラク
タを受信するのに失敗すれば、そのユニツトは時
分割空間ネツトワーク制御ユニツトに対して不連
続性が生じていることを知らせる。さらにいずれ
かのユニツトが連続性が失なわれたと判定したと
きには、それに関連する加入者は通信路から切断
され、時分割空間ネツトワークには上述したよう
に通知される。

本発明の完全な理解は添付図面を参照した以下
の詳細な説明により得られるものである。

第１図は加入者セツト２３乃至２６のような加
入者セツトを相互接続するために使用される本発
明の一実施例たる時分割交換方式のブロツク図で
ある。第１図の実施例は64個の入力ポートと64個
の出力ポートとを有する時分割空間分割交換ユニ
ツト１０を含んでいる。第１図の実施例は31個の
タイムスロツト入替ユニツトを含み、これを代表
してタイムスロツト入替ユニツト１および１２が
図示されている。各々のタイムスロツト入替ユニ
ツト１１および１２は両方向性のタイムスロツト
入替装置を含んでいる。さらに各々のタイムスロ
ツト入替ユニツト１１および１２は時分割交換ユ
ニツト１０の二つの入力ポートと二つの出力ポー
トに接続されている。この実施例においては、タ
イムスロツト入替ユニツト１１は時分割多重ライ
ン１３および１４を経由して時分割交換ユニツト
の二つの入力ポートにまた時分割多重ライン１５
および１６を通して二つの出力ポートに接続され
ている。

以下の説明においては、時分割交換ユニツト１
０の入力および出力ポートは入出力ポート対と呼
ばれている。ある入出力ポート対の入力ポートに
対するデータ源はその対の出力ポートからのデー
タワードの宛先にもなつているので、この用語が
使用されている。第１図に示されているように入
出力ポート対１は時分割多重線１３および１５に
接続されている。各々の時分割多重線１３乃至１
６は125マイクロ秒のフレームでデイジタル情報
を伝送し、各フレームは256個の時分割チヤネル
を持つようになつている。従つて、各々のタイム
スロツト入替ユニツトは各々の125マイクロ秒の
フレームの間に512チヤネルまでのデイジタル情
報を送受信するようになつている。

各々のタイムスロツト入替ユニツトは制御ユニ
ツトと一義的に接続されている。制御ユニツト１
７はタイムスロツト入替ユニツト１１と、制御ユ
ニツト１８はタイムスロツト入替ユニツト１２と
接続されている。さらに各々のタイムスロツト入
替ユニツトは複数個のラインユニツトと個々の時
分割線を通して接続されている。第１図にはライ
ンユニツト１９乃至２２が図示されている。この
実施例ではラインユニツト１９および２０はタイ
ムスロツト入替ユニツト１１に、ラインユニツト
２１および２２はタイムスロツト入替ユニツト１
２に接続されている。この実施例のラインユニツ
トの各々は多数の加入者セツトに接続されてお
り、この内加入者セツト２３乃至２６が図示され
ている。各々のタイムスロツト入替ユニツトに接
続されるラインユニツトの正確な数と、各ライン
ユニツトに接続される加入者セツトの正確な数
は、取扱われるべき加入者の数と、それぞれの加
入者の起呼率によつて決まる。各ラインユニツト
は複数個の加入者セツト例えば２３および３３か
らの周知の形のアナログループを接続し、アナロ
グ音声信号を含む呼情報をデイジタルデータワー
ドに変換し、デイジタルデータワードは関連する
タイムスロツト入替ユニツトに送られる。さらに
各ラインユニツトは加入者セツトからのサービス
要求を検出し、これらの加入者セツトに対してあ
る種の信号情報を発生する。音声サンプルをとつ
て符号化すべき特定の加入者セツトおよびライン
ユニツトとそれに接続されたタイムスロツト入替
ユニツトの間で、得られた符号を伝送するために
使用される特定の時分割チヤネルは関連するタイ
ムスロツト入替ユニツトの制御ユニツトによつて
決定される。

加入者セツト、ラインユニツトおよびタイムス
ロツト入替ユニツトの間の関係は相互接続された
ユニツトのこのようなグループごとに同一になつ
ている。従つて以下の説明は加入者セツト２３、
ラインユニツト１９およびタイムスロツト入替ユ
ニツト１１に直接関係しているが、これはこのよ
うなユニツトのすべての他のグループについての
関係も示している。ラインユニツト１９はサービ
スの要求を検出するために各々の加入者セツトに
接続されている。このような要求が検出される
と、ラインユニツト１９は制御ユニツト１７に対
して、要求と要求している加入者セツトの番号を
示すメツセージを送信する。このメツセージは通
信路２７を経由して制御ユニツト１７に送信され
る。制御ユニツト１７は要求されたサービスと、
要求している加入者セツトの番号と、利用できる
装置とにもとづいて必要な翻訳を行ない、通信路
２７を経由して、ラインユニツト１９に対して加
入者セツト２３からタイムスロツト入替ユニツト
１１に対して情報を伝送するために使用するライ
ンユニツト１９とタイムスロツト入替ユニツト１
１の間の複数個の時分割チヤネルのいずれかを指
定するメツセージを送る。このメツセージに従つ
て、ラインユニツト１９は加入者セツト２３から
のアナログ情報をデイジタル・データワードに符
号化し、この結果として得られたデータワードを
割当てられたチヤネルに送信する。この実施例に
おいては、ラインユニツト１９はまた割当てられ
たチヤネルと加入者セツト２３に接続された加入
者ループの直流状態、すなわち開始か閉路かの表
示を送信する。

ラインユニツト１９とタイムスロツト入替ユニ
ツト１１の間の時分割チヤネルがある加入者セツ
トに割当てられた後で、制御ユニツト１７は割当
てられたチヤネルで伝送された情報をサンプルす
ることによつて加入者セツトからの信号情報を検
出する。このようなサンンプリング動作は通信路
２８によつて実行される。制御ユニツト１７は加
入者のチヤネルからの信号情報と他の制御ユニツ
ト例えば１８と中央制御ユニツト３０からの制御
メツセージとに応動して、タイムスロツト入替ユ
ニツト１１のタイムスロツト入替機能を制御す
る。先に述べたように、タイムスロツト入替ユニ
ツトと時分割交換ユニツト１０の間の時分割ライ
ンの各々は125マイクロ秒のフレームの各々に256
個のチヤネルを有している。これらのチヤネルに
はその発生順序に１から256までの数字の番号が
付けられる。これらのチヤネルの系列は与えられ
たチヤネルが125マイクロ秒ごとに利用できるよ
うにくりかえす。タイムスロツト入替機能はライ
ンユニツトから受信されたデータワードを取り入
れ、これを制御ユニツト１７および１８の制御下
にタイムスロツト入替ユニツトと時分割交換ユニ
ツト１０の間の時分割ラインのチヤネルに与える
ように動作する。

時分割交換ユニツト１０はタイムスロツトのく
りかえしのフレームで動作し、その125マイクロ
秒のフレームは256タイムスロツトを含むように
なつている。各タイムスロツトの間で、時分割交
換ユニツト１０はその64個の入力ポートの任意の
もので受信されたデータワードを制御メモリー２
９に記憶されたタイムスロツト制御情報に従つて
64個の出力ポートの内の任意のものに接続するこ
とができる。時分割交換ユニツトを通る接続の構
成パターンは256タイムスロツトごとにくりかえ
し各タイムスロツトには１から256までの数字の
番号が割当てられる。従つて第１のタイムスロツ
トTS１では時分割ライン１３のチヤネル(1)の情
報を時分割交換ユニツト１０で交換して出力ポー
ト６４に与え、一方次のタイムスロツトTS２で
は時分割ライン１３の次のチヤネル(2)を出力ポー
トｎに交換するというようなことができる。タイ
ムスロツト制御情報は中央制御３０によつて制御
メモリー２９に書き込まれるが、これは種々の制
御ユニツト例えば１７および１８か得られた制御
メツセージから中央制御によつて誘導されるもの
である。

中央制御３０と制御ユニツト１７および１８は
タイムスロツト入替ユニツトと時分割交換ユニツ
ト１０の間の時分割ライン、例えば１３乃至１６
の制御チヤネルと呼ばれる選択されたチヤネルを
利用して制御メツセージをやりとりする。この実
施例においては、各制御メツセージは複数個の制
御ワードを含み、各制御チヤネルは256個の時分
割チヤネルのフレーム当り１個の制御ワードを送
信する。与えられた入力ポート対に関連した二つ
の時分割ラインは同じチヤネルが制御チヤネルと
して予め定められている。さらにあるチヤネルは
１対の時分割ラインの間だけの制御チヤネルとし
て使用される。例えば、もしチヤネル１が時分割
ライン１３と接続された時分割ライン１５の間の
制御チヤネルとして使用されれば、他の時分割ラ
インはチヤネル１を制御チヤネルとしては使用し
ない。制御チヤネルと同じ番号を持つ各タイムス
ロツトの間には、時分割交換ユニツト１０は制御
チヤネルを占有しているデータワードを64番目の
出力ポートに接続し、64番目の入力ポートを上述
した制御チヤネルに関連している出力ポートに接
続する。以下にはチヤネル１が時分割ライン１３
および１５の制御チヤネルであり、チヤネル２が
時分割ライン１４および１６の制御チヤネルであ
る場合の動作例である。タイムスロツトTS１の
間には、制御メモリー２９からの情報が、他の接
続と共に時分割ライン１３のチヤネル１の制御ワ
ードを出力ポート６４に接続し、入力ポート６４
のチヤネル１の制御ワードを時分割ライン１５に
接続することを指定する。同様にタイムスロツト
TS２の間では、制御メモリ２９からの情報によ
つて時分割ライン１４のチヤネル２の制御ワード
を出力ポート６４に接続し、入力ポート６４のチ
ヤネル２の制御ワードを時分割ライン１６に接続
することを指定する。このように動作すれば、出
力ポート６４は時分割交換ユニツト１０から、ひ
とつのチヤネルですべての制御ワードを、それが
時分割交換ユニツトに送信されれたのと同一の番
号のチヤネルで受信する。さらに各制御チヤネル
はそれに関連した制御チヤネルと同一の番号のタ
イムスロツトの間に入力ポート６４からの制御ワ
ードを受信するように接続される。64番目の出力
ポートに交換された制御ワードは制御分配ユニツ
ト３１に伝送され、これは制御ワードをその制御
チヤネルに関連した位置に一時記憶する。

タイムスロツト入替ユニツトからの各制御メツ
セージはスタート・キヤラクタ、宛先部、信号情
報部およびエンドキヤラクタを含む。宛先部はそ
の制御メツセージの期待される宛先を一義的に識
別する。制御分配ユニツト３１は各制御メツセー
ジの宛先部を解釈してその制御メツセージの正し
い宛先を判定し、宛先のユニツトに関連した制御
チヤネルと同一の番号を持つたチヤネルで時分割
交換ユニツト１０の入力ポート６４に対してメツ
セージを再送する。

上述のように動作しているときに、タイムスロ
ツト入替ユニツト１１が制御メツセージをタイム
スロツト入替ユニツト１２に送るには、その制御
チヤネルの間にタイムスロツト入替ユニツト１２
を示す宛先部を持つ制御メツセージを形成する。
制御分配ユニツトはこの制御ワードを記憶し、そ
の宛先部を解釈し、タイムスロツト入替ユニツト
１２に関連した制御チヤネルと同じ番号を持つチ
ヤネルの間でそのメツセージを入力ポート６４に
向けて再送する。制御メツセージはまたは制御メ
ツセージの宛先部で中央制御３０を指定すること
によつて、中央制御３０に対して送信することが
できる。これが行なわれたときには、制御分配ユ
ニツト３１はメツセージを時分割交換ユニツト１
０に返送するのではなく、通信リンク３２を経由
して中央制御３０に送信する。同様に、特定のタ
イムスロツト入替ユニツトを規定する宛先部を持
つ制御メツセージを制御分配ユニツト３１に送信
することによつて、メツセージを中央制御３０か
らタイムスロツト入替ユニツトのひとつに対して
送信することができる。この伝送もまた通信リン
ク３２を通して実行される。

制御ユニツトの各々、例えば１７および１８は
メモリー５７（第３図）を含み、これはそれに関
連した制御ユニツトを制御するプログラムと制御
ユニツトの一次機能、それに関連するタイムスロ
ツト入替ユニツトおよびそれに関連する加入者の
データを記憶する。メモリー５７はサービスクラ
ス、利得あるいは減衰の加入者の制限、市外区別
情報、例えば被呼者保留あるいはジヨイント保留
のような正常の呼取扱い手順における変化に関す
る情報を記憶する。あるコントロールユニツト例
えば１８のメモリ５７に記憶されている情報のい
くつかはコントロールユニツト１８の機能にのみ
関係し、他のいずれのコントロールユニツト例え
ば１７のメモリ５７又は中央制御３０には記憶さ
れない。しかし、これは保守の目的でバルク・メ
モリー（図示せず）にも記憶することにしてもよ
い。メモリー５７中の情報の一部、例えば、被呼
者あるいはジヨイント保留情報は主としての他の
制御ユニツトによつて実行される機能に関連して
いる。この情報はデータの重複を回避し、このよ
うな情報を集中化して記憶するのを回避するため
に、それに関連した加入者に関して記憶されてい
るのである。このような呼に関連した情報を他の
制御ユニツトおよび中央制御に送るには先に述べ
た制御分配ユニツト３１を通つて伝送される制御
チヤネルを利用した装置が使用される。

ラインユニツト１９はより詳細に第２図に示さ
れている。この実施例のすべてのラインユニツト
はラインユニツト１９と本質的に同様である。加
入者セツト２３および３３のような加入者セツト
が512セツトまでこの実施例のラインユニツトに
接続することができる。これらの加入者セツトは
当業者には周知の加入者ループ回路を経由して集
配線装置３４に接続される。加入者セツト２３は
加入者ループ回路３５を経由して集配線装置３４
に接続されており、加入者セツト３３は加入者ル
ープ回路３６を経由して集配線装置３４に接続さ
れている。集配線回路３４は512個の入力端子と
64個の出力端子を有し、８対１の集線と配線を行
なう。この実施例はまた64個のチヤネル回路３７
を含み、これは加入者セツトからのアナナログ信
号をデイジタルワードに変換して交換システムに
送信し、また交換システムからのデイジタル情報
をアナログ形式に変換して加入者セツトに伝送す
る。チヤネル回路３７の各々は集配線装置３４の
出力端子のひとつに接続されている。集配線装置
３４の出力ポートの各々は高レベルサービス回路
４１に接続されており、これは例えば加入者セツ
トに対しリンギング電流を与えるのに使用され
る。チヤネル回路３７の各々は集配線装置３４の
出力端子からアナログ信号を8kHzの周波数でサ
ンプルし、これらのサンプルをアナログ・サンプ
ルの８ビツトのPCM表示に変換する。この８ビ
ツトのPCM表示はタイムスロツト入替ユニツト
１１に送られるデータワードの一部として使用さ
れる。第６図に示されるような各々のデータワー
ドは長さ16ビツトであり、８ビツトのPCMデー
タ部と、７ビツトの信号部と、パリテイビツトか
ら成る。信号部はチヤネル回路あるいはそれが接
続された加入者セツトに関する信号情報を伝送す
るのに使用される。例えば信号部のＡビツドは関
連する加入者セツトの現在の直流状態をタイムス
ロツト入替ユニツト１１に送信するのに使用され
る。

データワードはチヤネル回路３７から多重化・
多重分離回路４３に送られ、これはタイムスロツ
ト入替ユニツト１１と間で時分割のデイジタル情
報を送受信するようになつている。多重化・多重
分離回路４３は各々が16ビツトを持つ64チヤネル
を含む125マイクロ秒の時間幅のフレームの形式
の時分割多重線４５を通してデイジタル情報をタ
イムスロツト入替ユニツト１１に送信する。時分
割ライン４５上で伝送される各チヤネルはチヤネ
ル回路３７のひとつに一義的に関連しており、そ
のチヤネル回路からタイムスロツト入替ユニツト
１１に対して情報を運ぶのに使用される。多重
化／多重分離回路４３は当業者には周知の方法で
動作し、16ビツトのデータワードをチヤネル回路
３７の各々から送信する。多重化／多重分離回路
４３は時分割多重ライン４５のフオーマツトと本
質的に同一のフオーマツトで時分割多重ライン４
４を経由してタイムスロツト入替ユニツト１１か
らデイジタル情報を受信する。多重分離装置とし
て動作するときには、多重化／多重分離回路４３
は時分割ライン４４の各チヤネルで受信されたデ
ータワードをそのチヤネルに一義的に対応したチ
ヤネル回路３７のひとつに与える。そのチヤネル
を受信すべき特定のチヤネル回路３７はこのチヤ
ネルのフレーム中のそのチヤネルの位置によつて
決定される。チヤネル回路３７は次に８ビツトの
PCMデータワードを復写し、その結果として得
られたアナログ信号を集配信装置３４を経由して
関連する加入者に送信する。多重化／多重分離回
路４３はまたクロツク再生回路（図示せず）を含
み、これは当業者には周知の方法で時分割ライン
４４上の信号からクロツク信号を発生する。これ
らのクロツク信号は多重化／多重分離回路４３の
タイミングを制御するのに用いられ、また導体４
６を経由してチヤネル回路３７に送信されてその
タイミングを制御する。

上述したように、制御ユニツト１７はラインユ
ニツトの各々で実行される動作の多くを制御す
る。制御ユニツト１７の主な処理主体はメモリー
５７中に記憶された命令に応動して動作する処理
装置６６（第３図）である。制御ユニツト１７は
また制御インタフエース回路５６を含み、これは
バス５９を経由して処理装置６６から命令を受信
し、これに応動して制御バス２７を経由して、例
えば１９および２０のようなラインユニツトと通
信する。制御バス２７は複数個の通信路を含み、
少くともそのひとつは各ラインユニツトと一義的
に関連している。各々のラインユニツトはライン
ユニツト制御器を含み、これは制御バス２７に接
続されている。本実施例においては、ラインユニ
ツト１９はラインユニツト制御器４７を含んでい
る。制御ユニツト１７とラインユニツト制御器４
７の間の通信の大部分は制御ユニツト１７からの
読み出しあるいは書き込み命令によつて開始され
る。読し出し命令はラインユニツト１９中のある
識別できる情報を読み出すことの指示であり、単
一ビツトの読み出し表示と読み出されるべき特定
の情報のアドレスを含んでいる。書き込み命令は
例えば走査制御ユニツト３９のようなラインユニ
ツト１９中のあるユニツトに対する情報の書き込
みの指示であり、書き込みアドレスと書き込まれ
るべき情報それに１ビツトの書き込みコードから
成つている。読み書きされるべき特定のユニツト
は走査制御器３９、集線制御器４００あるいは高
レベルサービス回路４１である。ラインユニツト
制御器４７は制御ユニツト１７からの各命令を部
分的に復写し、命令の残りの部分と読み／書き表
示ビツトを宛先となつた特定のユニツトに向け
る。宛先となつた特定のユニツトは制御ユニツト
１７から送られたアドレス部と読み／書きビツト
に応動してアドレス部によつて識別された記憶位
置を読み書きする。ラインユニツト１９中の特定
のユニツトから読まれた情報はラインユニツト制
御器４７に返送されてこれによつて制御ユニツト
１７に送信される。

各々の加入者ループ、例えば、３５および３６
は走査点３８を含み、これがそれに関連した加入
者ループの直流導通状態を表示する。制御ユニツ
ト１７は交換システムの加入者セツトに接続され
た加入者ループを走査し、第１図のラインユニツ
トに対して、読み出されるべき走査点の番号を示
す読出し命令を送る。この実施例においてては、
このような走査命令はラインユニツト制御器４７
によつて受信され、これは走査制御ユニツト３９
に対して命令のアドレス部と読み／書きビツトを
送る。走査制御ユニツト３９は制御ユニツト１７
に対する応答を形成し、これはアドレス部によつ
て示される走査点３８における加入者ループの現
在の直流状態を示すことになる。走査ユニツト１
７は走査制御ユニツト３９によつて送信された情
報をチエツクし、加入者セツトのいずれの状態が
変化したかを判定する。例えば、もし加入者のひ
とつが、前の走査の後でオフフツクすれば、その
加入者セツトから集配線装置３４を通つてチヤネ
ル回路３７の内の利用できるものに対して通信路
を提供する必要がある。従つて制御ユニツト１７
は集線制御回路４０に対して書き込み命令を送つ
て、これはこれに応動して加入者セツト、例えば
３３のような加入者セツトを集配線装置３４の所
定の出力端子に接続する。書き込み命令に対して
は応答は必要ではないが、オール・シームス・ウ
エロ信号が制御ユニツト１７に返送されるとによ
つて全体のシステムが正常であることを保持する
助けとなる。

前述したように、多重化／多重分離回路４３の
出力信号は、各16ビツトの64デイジタルチヤネル
を各々が含むくりかえしフレームを形成する。こ
の情報はタイムスロツト入替ユニツト１１の中の
多重化ユニツト６０（第３図）に送信される。多
重化回路６０は８個のラインユニツトからの出力
信号を受信し、その信号のフオーマツトを変更し
て、フレームごとに512チヤネルを有する出力時
分割ライン６２に送出する。同様に多重分離回路
６０は各16ビツトの512チヤネルを時分割ライン
６３から受信し、このチヤネルはラインユニツト
１９のような８個のラインユニツトに所定の構成
で分配される。さらに多重化ユニツト６０は入来
情報チヤネルを直列形式から並列形式に変換し、
多重分離ユニツト６１はそれが受信した情報を並
列形式から直列形式に変換する。時分割ライン６
２上の与えられたチヤネルで伝送された情報はそ
の与えられたチヤネルに一義的に関連した受信タ
イムスロツト入替装置５０中の記憶位置に記憶さ
れる。

与えられたデータワードを記憶すべべき特定の
記憶位置はタイムスロツトカウンタ５４によつて
発生されるタイムスロツト番号によつて指定され
る。タイムスロツトカウンタ５４は512タイムス
ロツト番号のくりかえしの系列をタイムスロツト
当りひとつの割合で発生する。与えられたデータ
ワードが受信されるタイムスロツトの間に発生さ
れた特定のタイムスロツト番号はデータを記憶す
べき受信タイムスロツト入替装置５０の中の記憶
位置を指定する。データワードはまたタイムスロ
ツト当り１データワードの速度で受信タイムスロ
ツト入替装置から読み出される。与えられたタイ
ムスロツトの間に受信タイムスロツト入替装置５
０から読まれるデータワードの記憶アドレスは制
御RAM５５を読み出すことによつて得られる。
制御RAM５５はタイムスロツトカウンタ５４か
らのタイムスロツト番号で指定されたアドレスで
タイムスロツトごとに読み出され、こうして読み
出された値がそのタイムスロツトの読出しアドレ
スとして受信タイムスロツト入替装置５０に伝送
される。受信タイムスロツト入替装置５０から読
み出されたデータワードは時分割ライン６８およ
びインタフエースユニツト６９を経由して、時分
割スイツチに送信される。時分割スイツチユニツ
ト１０からのデータワードはインタフエスユニツ
ト６９を経由してタイムスロツト入替ユニツト１
１に受信され、時分割ライン７０に与えられる。
時分割ライン７０は送信タイムスロツト入替装置
５３に接続されており、これは入来データワード
を制御RAM５５からのアドレスで指定された位
置に記憶する。データワードはタイムスロツトカ
ウンタ５４によつて指定されたアドレスで送信タ
イムスロツト入替装置５３から読み出される。こ
のようにして読み出されたデータワードはライン
ユニツト１９に送信するために時分割ライン６３
に送信される。制御RAM５５は例えば送信タイ
ムスロツト入替装置５３のような特定の回路に
各々が関連した多数の制御メモリーとして実現さ
れてもよい。制御メモリーの特定の構成は本発明
にとつては重要ではなく、タイムスロツト入替ユ
ニツト１１の内部のタイミングと回路の要求によ
つて変化するものである。受信タイムスロツト入
替装置５０、制御RAM５５、タイムスロツトカ
ウンタ５４および送信タイムスロツト入替装置５
３によつて実行されるタイムスロツト入替動作の
一般的原理は当業者には周知であり、ここで詳細
には述べない。

時分割ライン６２上の各データワードは上述し
たようにタイムスロツト入替装置５０に記憶され
る。タイムスロツト入替装置５０に記憶する他
に、タイムスロツト入替ユニツト１１によつて受
信された各データワードの信号部分（ビツトＡ乃
至Ｃ）は制御ユニツト１７（第３図）の一部であ
る信号処理装置６５に送信される。信号処理装置
６５はビツトＡ乃至Ｇを受信して解析することに
よつて処理装置６６のリアルタイムの負荷要求を
軽減する。例えば、信号処理装置６５は各データ
ワードのＡビツトを解析する。このビツトは関連
する加入者セツトの直流状態を示し、加入者セツ
トがオフフツクとなつたか、あるいは有効なダイ
ヤルパルスが送信されたかを示す。オフフツク状
態あるいはダイヤルパルスが検出されたときに
は、信号処理装置６５は処理装置６６に対して得
られた情報を示す信号を送る。処理装置６６は信
号処理装置６５からの情報を累積し、後に詳述す
るように交換システムに対する制御を実行する。

第３図の実施例はまたデイジタル・サービス・
ユニツト６７を含み、これは時分割ライン６２を
通して送られた各データワードのデータ部（第６
図）を受信するようになつている。デイジタル・
サービス・ユニツト６７は一次的にはチヤネル回
路３７によつてPCM信号に変換されている加入
者からのトーン信号を受信して分析し、PCM形
式でトーンおよび信号を送信するのに使用され
る。デイジタルサービスユニツト６７は時分割ラ
イン６２からのデータワードのデータ部を受信す
るための少くとも65個の記憶位置を持つメモリー
（図示せず）を含んでいる。時分割ライン６２か
ら読まれた各データワードのデータ部は制御
RAM５５から読まれたアドレスによつて定義さ
れるデイジタル・サービス・ユニツト６７中の位
置に書き込まれる。64チヤネルだけがデイジタ
ル・サービス・ユニツト６７によつて利用される
べき情報を能動的に送信することができる。すべ
ての他のチヤネルからのデータワードはデイジタ
ル・サービス・ユニツト６７中の65番目の記憶位
置に入り、そこで無視される。デイジタル・サー
ビス・ユニツト６７はこうして記憶されたデータ
ワードを読み、どの信号が受信されたかを判定
し、その信号の番号と性質を処理装置６６に知ら
せる。処理装置６６は受信された信号に応動して
とられるべき動作を決定する。

デイジタル・サービス・ユニツト６７はまた時
分割ラインのその加入者セツトに関連したチヤネ
ルで加入者セツトに対してトーンを送信する。こ
れらのトーンはPCM形式でデイジタル・サービ
ス・ユニツト６７から受信加入者に関連したタイ
ムスロツトの間にゲート回路５１の第１の入力ポ
ートに送信される。ゲート回路５１の他方の入力
ポートは送信タイムスロツト入替装置５３か読ま
れた各データワードのデータ部を受信するように
接続されている。ゲート制御ビツトは制御RAM
５５から読まれ、送信タイムスロツト入替装置５
３からのデータ部あるいはデイジタルサービス回
路６７からのデータ部のいずれを多重分離回路６
１に送信すべきかを決定する。現在の実施例にお
いては、論理“１”のゲートビツトがデイジタル
サービスユニツト６７をデータ部の源であると定
め、論理“０”が送信タイムスロツト入替装置を
源であると定める。

PCM符号化されたトーンをそれに関連するラ
インユニツトに送信する他に、各々のタイムスロ
ツト入替ユニツトはのようなトーンを時分割交換
ユニツト１０に送ることができる。後に詳述する
ように、発信加入者の可聴リンギング音は着信加
入者に関連したタイムスロツト入替ユニツトで発
生されるために、このような機能が存在するであ
る。入来時分割ラインはゲート回路５２の一方の
入力に接続されているが、これが時分割交換ユニ
ツト１０に対して送信すべきトーンを挿入する点
となる。ゲート回路５２の他方の入力はデイジタ
ル・サービス・ユニツト６７の出力端子に接続さ
れている。ゲート回路５２とデイジタル・サービ
ス・ユニツト６７はゲート回路５１に関連して先
に述べたように動作し、時分割チヤネルの内の予
め定められたものにトーンを与える。

時分割交換ユニツト１０に向けて送信されるべ
き与えられたトーンのPCM符号化表示は、時分
割ライン６２の同一のチヤネルに与えられ、従つ
て受信タイムスロツト入替装置５０の同一のアド
レス位置に記憶される。これらのトーンを出の時
分割ライン６８の与えられたチヤネルに与えるた
めに、制御RAM５５は処理装置６６によつて制
御されて、そのチヤネルに関連したタイムスロツ
トの間にトーンを記憶したアドレス位置の読み出
しアドレスを発生する。例えば、可聴リンギング
音は時分割ラインのチヤネル512に与えられるこ
ともあり、この場合には受信タイムスロツト入替
装置５０の512番目のアドレス位置に記憶される。
タイムスロツト入替ユニツトが可聴リンキング音
を与えられたチヤネルに送信しようとするときに
は、処理装置６６はアドレス５１２を与えられた
チヤネルに関連した制御RAM５５のタイムスロ
ツト位置に入れる。従つて、与えられたチヤネル
が生起するたびに可聴リンギング音のPCM表示
が受信されることになる。可聴リンギング音を止
めるためには処理装置６６は与えられたチヤネル
に関連したタイムスロツト位置における制御
RAM５５によつて記憶されたアドレスを変化す
る。

次に信号処理装置６５、処理装置６６およびデ
イジタル・サービス・ユニツト６７の相互作用に
ついて説明する。この説明ではトーン・ダイヤル
を利用する加入者がオフフツクしてラインユニツ
ト１９に関して前述したようにチヤネル回路を割
当てられたものと仮定しよう。チヤネル回路が割
当てられた後で、監視はデイジタル・サービス・
ユニツト６７と信号処理装置６５に移される。割
当てられたチヤネル中におけるデータワードの信
号部を読むことによつて、信号処理装置６５は加
入者セツトの直流状態を監視し、任意の変化を処
理装置６６に通知する。さらに、処理装置６６は
バス５９を経由して新らしくオフフツクした加入
者に関連したチヤネルのタイムスロツトで、ゲー
ト回路５１に関連した制御RAM５５のゲートビ
ツト位置に論理“１”を記入する。これは新しく
オフフツクした加入者に関連するタイムスロツト
の間にゲート回路５１を経由して多重分離回路６
１にデイジタルサービス回路６７から出力信号が
送信されるべきこと示す。さらに処理装置６６
は、バス５９を経由してデイジタル・サービス・
ユニツト６７に対してその内部記憶から、新らし
くオフフツクした加入者に関するタイムスロツト
の間にダイヤルトーンのデイジタル表示を読み出
すべきことを指示する。従つて、ダイヤルトーン
は新らしくオフフツクした加入者に関連したチヤ
ネルで多重分離回路６１に送られる。処理装置６
６はまたデイジタル・サービス・ユニツト６７に
対して、新らしくオフフツクした加入者に関連し
た時分割ライン６２上の各チヤネルのデータ部を
受信するように指示する。このようにしてダイヤ
ル数字がデイジタル・サービス・ユニツト６７に
よつて検出される。ダイヤル数字に関連する情報
と特定の加入者セツトの直流状態がダイヤル・ト
ーンの送出を止めた処理装置に送られ、これはダ
イヤル数字の記憶を開始する。

この実施例における制御情報の授受の主要なモ
ードはソースタイムスロツト入替ユニツトから時
分割交換ユニツト１０および制御分配ユニツト３
１を経由して宛先のタイムスロツト入替ユニツト
に制御情報を送ることである。与えられた呼に関
する制御情報をソース・タイムスロツト入替ユニ
ツトから宛先タイムスロツト入替ユニツトにその
呼に割当てられたタイムスロツトを用いて時分割
交換ユニツト１０を経由して送信する第２の通信
モードも使用される。この実施例においては、呼
タイムスロツトのデータワードのＥビツト位置は
第２の通信モードのために使用される。しかしこ
の第２の通信モードにおいては信号ビツトの内の
任意のものあるいはすべてのものを使用するとが
できる。この実施例においては、Ｅビツトは信号
路の連続性のチエツクと信号の確認の二重の目的
に使用される。制御RAM５５はその512個の記
憶位置の各々にＥビツト位置を有する。呼の途中
で、処理装置６６はその呼に関連した制御RAM
５５の各記憶位置のＥビツト位置に記憶されたデ
イジツトを制御する。制御RAM５５がタイムス
ロツト入替装置５０から読まれるべきデータワー
ドを指定するアドレスを送信したとき、これは受
信タイムスロツト入替装置５０に記憶されたＥビ
ツト位置の代りに時分割ライン６８に記憶された
Ｅビツトを送信する。これによつて、タイムスロ
ツト入替ユニツトの間のＥビツトチヤネルを利用
したメツセージの伝送が可能となる。第３図の装
置はまた時分割ライン７０で受信された各データ
ワードのＥビツトを受信するＥビツト・アキユミ
ユレータ４８を含んでいる。これらのＥビツトは
Ｅビツトアキユミユレータ４８によつてＥビツト
チエツク回路１９２に送られる。Ｅビツトチエツ
ク回路１９２は導体１９５を経由して来る処理装
置６６からの命令に応動して選択されたデータワ
ードのＥビツトに関連した出力信号を処理装置６
６に対して送る。例えば、通信路の設定の間に
は、処理装置６６はＥビツトチエツク回路１９２
に指示を送り、特定のチヤネルのＥビツト位置を
調べて、処理装置６６に対して所定の時間の間に
論理“１”が受信されたどうかを知らせる。第９
図はＥビツトチエツク回路１９２によつて実行さ
れる機能のフロー図を示している。指定されたチ
ヤネルで所定の時間の間に論理“１”のＥビツト
が見付からなければ、この事実を知らせる切断信
号が導体１９３を通して処理装置６６に送信され
る。この代りに、この時間の間にＥビツトチエツ
ク回路１９２によつて、このような論理“１”が
検出されれば、導体１９４を通して連続信号が処
理装置６６に送信される。Ｅビツトチエツク回路
１９２はまた各々の動作中の呼のＥビツトをしら
べる。通話中の呼のＥビツトが論理“０”となつ
て、この状態に一定の時間留まつたときには、上
述した切断信号がそれに関連する処理装置６６に
送信される。切断信号を受信した処理装置は中央
制御３０にこの事実を示す制御メツセージを送信
する。

第１０図はひとつの入来チヤネル、すなわち通
信路に関連したＥビツトチエツク回路１９２の一
部を示している。タイマ１９６は導体１９５を通
して処理装置から来る命令に応動して計数を開始
する。処理装置６６から命令が受信された後で所
定の時間が経過したとき、タイマ１９６はAND
ゲート１９９の一方の入力として接続されている
導体１９７に論理“１”を送出する。ANDゲー
ト１９９の出力は導体１９３に接続されている。
連続信号発生器１９８は関連するチヤネルのＥビ
ツト位置を受信し、論理“１”のＥビツトに応動
して導体１９４上に論理“１”の出力を発生す
る。導体１９４上の論理“１”は連続信号発生器
１９８によつて論理“０”のＥビツトが見付かる
まで、連続的に与えられる。連続信号発生器１９
８からの出力信号はまた反転されてANDゲート
１９９の入力に与えられる。従つてタイマ１９６
が論理“１”出力を発生したときに、連続信号発
生器１９８が論理“０”出力を発生してＥビツト
が受信されていないことを示したときはANDゲ
ート１９９を経由して、これは導体１９３に切断
信号として与えられる。この代りに、連続信号発
生器１９８が論理“１”出力を発生しているとき
には、導体１９３上に信号は強制的に論理“０”
となり、一方論理“１”の連続信号は導体１９４
に与えられる。Ｅビツトチエツク回路の機能は処
理装置６６によつても有利に実行でき、このとき
には別個のＥビツトチエツク回路１９２は必要な
くなることに注意されたい。Ｅビツトチエツクを
呼の完成のために使用する方法については後に詳
述する。

次に交換システムの種々の制御実体の間の通信
の主要モードの説明を行なう。処理装置６６は完
全なダイヤルに応動して、そのダイヤル数字に関
連した翻訳を行ない、中央制御３０（第１図）の
ための制御メツセージを形成し、その呼について
のタイムスロツトが時分割交換ユニツト１０を通
して設定されるようにする。この制御メツセージ
は処理装置６６によつてメモリー５７に記憶され
る。当業者には周知の形のDMAユニツト５８
が、フレーム当り１制御ワードの割合で制御メツ
セージを読み、そのワードをインタフエースユニ
ツト６９の制御ワード源レジスタ８０（第４図）
に送り、時分割ラインを通して時分割交換ユニツ
ト１０に送る。同様に制御メツセージは他の制御
ユニツトおよび中央制御３０からインタフエース
ユニツト６９の制御ワード宛先レジスタ９２（第
４図）に送られ、DMAユニツト５８によつてメ
モリー５７に送られ、こゝでこれが処理装置６６
に読み出される。第４図に詳しく図示したインタ
フエースユニツト６９は多重化／多重分離回路７
５とリンク・インタフエース７８および７９を含
む。多重化／多重分離回路７５は時分割ライン６
８を経由してタイムスロツト入替ユニツト５０か
らのデータワードを受信し、時分割ライン７０を
経由してタイムスロツト入替ユニツト５３に対し
てデータワードを送信するように接続されてい
る。両方の時分割ライン６８および７０はフレー
ム当り512チヤネルの速度でデータワードを伝送
するようになつていることを想起されたい。多重
化／多重分離回路７５は時分割ライン６８で受信
された情報を２本の時分割ライン７６および７７
に分割し、各々の偶数番のチヤネルのデータワー
ドを時分割ライン７７に送信し、各々の奇数番の
チヤネルのデータワードを時分割ライン７６に送
信する。従つて時分割ライン７６および７７の
各々はフレーム当り256チヤネルの速度で情報を
伝送することになる。さらに多重化／多重分離回
路７５は２本の256チヤネルの時分割ライン８５
および８６の情報を組合せて512チヤネルの時分
割ライン７０に送出する。こ組合せは時分割ライ
ン８５および８６からのデータワードを交互に送
信し、時分割ライン８５からのデータワードが時
分割ライン７０の奇数番目のチヤネルで送信さ
れ、一方時分割ライン８６からのデータワードが
奇数番目のチヤネルで送信されるようにすること
によつて実現される。この実施例においては、時
分割ライン７６および８５はリンク・インタフエ
ース７８に接続されており、時分割ライン７７お
よび８６はリンクインタフエース７９に接続され
ている。タイムスロツト入替ユニツト１１はフレ
ーム当り512タイムスロツト（チヤネル）で動作
し、一方リンク・インタフエース７８および７９
と時分割交換ユニツト１０はフレーム当り256タ
イムスロツト（チヤネル）で動作することに注意
されたい。さらにタイムスロツト入替ユニツト１
１との間で送受されるデータワードのチヤネルは
完全に同期している。すなわち、与えられた番号
のチヤネルがタイムスロツト入替ユニツト１１か
らリンク・インタフエース７８によつて受信され
ているときにはいつでも、両方のリンクインタフ
エース７８および７９はタイムスロツト入替ユニ
ツト１１と同一の番号を持つチヤネルを受信・送
信していることになる。分割の後でも同期を保つ
ために、時分割ライン６８上のすべての奇数番目
のチヤネルは多重化／多重分離回路７５によつて
遅延され、従つて奇数番目のチヤネルとその直後
の隅数番目のチヤネルはそれぞれの時分割ライン
７６および７７の上で実質的に同時に送信される
ことになる。同様にリンク・インタフエース７９
からの時分割ライン８６の各データワードは多重
化／多重分離回路７５によつて遅延され、これが
時分割ライン７０上を多重化／多重分離回路７５
で本質的にこれと同時に受信されたデータワード
の直後に送信されるようにする。以下の説明にお
いては、与えられたデータワードのタイムスロツ
トはリンクインタフエース７８および７９と時分
割交換ユニツト１０におけるタイムスロツトを指
すことにする。例えば、時分割ライン６８からの
チヤネル１および２からのデータワードはリン
ク・インタフエース７８および７９と時分割交換
ユニツト１０においては共にタイムスロツト１に
対応することになる。リンク・インタフエースユ
ニツト７８および７９の各々は時分割交換ユニツ
ト１０の入出力ポート対に一義的に接続されてい
る。

リンク・インタフエース７８（第４図）は時分
割ライン１５を経由して時分割交換ユニツト１０
から直列に送信されたデータワードを受信し、こ
の情報を導体８３に直列に送信する。クロツク回
復回路８４は導体８３との接続によつて入来ビツ
ト流を受信し、これから32.768MHzのクロツク信
号を回復する。このクロツク信号はリンク・イン
タフエース回路７８に対するタイミングを与える
のに使用される。後に詳述する理由で、時分割ラ
イン１５で受信される情報は必ずしも時分割ライ
ン１３で送信される情報とはチヤネル同期してい
ない。時分割ライン７６と８５のデータワードの
間でチヤネル同期を実現する目的で、導体８３上
の入来データワードはランダムアクセスメモリー
回路８７中にバツフアされる。導体８３上のデー
タワードは書き込みアドレス発生器８８で指定さ
れるランダムアクセスメモリー８７中の記憶位置
に書き込まれる。書き込みアドレス発生器８８は
クロツク回復回路８４からの2.048MHzのクロツ
ク信号を受信し、これに応動して導体８３上の入
来データワードと同期して256個の書き込みアド
レスのくりかえしの系列を発生する。データワー
ドはランダムアクセスメモリー８７の256個の読
み出しアドレスのくりかえしの系列を発生する読
み出しアドレス発生器８９によつて規定された位
置から読み出されてタイム・スロツト入替ユニツ
ト１１に伝送される。読み出しアドレスはオフセ
ツト回路９０から受信された情報によつて誘導さ
れる。オフセツト回路９０は書き込みアドレス発
生器８８から発生された書き込みアドレスを受信
し、これから所定の数を実効的に減算する。この
減算の結果は次に読み出しアドレス発生器８９に
送られる。このようにして読み出しアドレス発生
器８９は読み出しアドレスの系列を発生し、これ
は書き込みアドレス発生器８８の裏にある所定の
数のアドレスとなつている。この実施例において
は、読み出しアドレス発生器８９は書き込みアド
レス発生器８８の後約1/4フレーム（64タイムス
ロツト）後のアドレスを発生するようになつてい
る。

インタフエース・ユニツト６９のリンク・イン
タフエース７８および７９はマスタ・スレーブモ
ードでチヤネル同期を保つように動作する。この
実施例においては、リンクインタフエース７８が
マスタであり、上述した方法で動作を継続する。
しかしリンク・インタフエース７８の読み出しア
ドレス発生器８９からの読み出しアドレスによつ
て、リンクインタフエース７９の読み出しアドレ
ス発生器が駆動される。時分割ライン１５および
１６の長さは異ることがあり得るから、1/4フレ
ーム前後の情報によつてリンクインタフエース７
９によつて利用される書き込みアドレスと読み出
しアドレスが分離されることがあることがあり得
ることに注意されたい。時分割ライン８５および
８６上で伝送されるデータワードはチヤネル同期
しているけれど、時分割ライン１５および１６で
はこのような同期は必要でないために、このよう
なことが生ずるのである。

制御メツセージの送信および受信の両方のため
に与えられたリンクインタフエースで同一のチヤ
ネルが使用される。与えられたリンクインタフエ
ース、例えば、リンク・インタフエース７８で、
制御メツセージを伝送し、制御チヤネル・レジス
タ８１に記憶するのに使用される特定のチヤネル
が存在する。読み出しアドレス発生器８９によつ
て発生される各々の読み出しアドレスは比較器９
１に送信され、これはその読み出しアドレスを制
御チヤネルレジスタ８１に記憶されている現在の
制御チヤネルと比較する。比較器９１が現在の読
み出しアドレスが制御チヤネルの番号と等しいと
判定しときには、これはゲート信号を発生し、こ
れは制御メツセージ源レジスタ８０と制御メツセ
ージ宛先レジスタ９２とに送信する。制御メツセ
ージ宛先レジスタ９２は比較器９１からのゲート
信号に応動して時分割ライン８５の情報を記憶す
る。その特定のチヤネルの間の、時分割ライン８
５上の情報は制御ユニツト１７によつて利用され
るべき制御チヤネルの内容を含んでいる。DMA
ユニツト５８によつて、次の制御チヤネルの前に
制御ワードレジスタ９２の内容は送信される。同
様に、制御ワード源レジスタ８０は比較器９１か
らのゲート信号に応動してその内容を時分割ライ
ン７６に送出し、これによつて制御ワードを送信
する。制御ワードはリンクインタフエース７９に
よつて本質的に同様に送受されるが、リンクイン
タフエース７９に関連した制御チヤネルの番号は
リンク・インタフエース７８に関連した制御チヤ
ネルとは異つている。

読み出しアドレス発生器８９によつて発生され
る読み出しアドレスはまたフレーム系列発生器９
３に送信される。フレーム系列発生器９３はこれ
に応動してチヤネル当り１ビツトの割合でフレー
ムビツトの一義的な系列を発生する。各チヤネル
の間に、フレーム系列発生器９３によつて発生さ
れたビツトはフレーム挿入回路９４に送られ、こ
れはタイムスロツト入替装置１１のデータワード
のＧビツト位置にフレームビツトを挿入する。こ
のフレームビツトを含むデータワードは次に並直
列レジスタ９５およびドライバ回路９６を経由し
て時分割交換ユニツト１０の一義的な入力ポート
に接続された時分割ライン１３に送信される。ラ
イン・インタフエース７８によつて受信される各
データワードは時分割交換ユニツト１０によつて
発生されて送信されるフレームビツトを含んでい
る。フレーム・チエツク回路９７は時分割交換ユ
ニツト１０からの各データワードの各フレームビ
ツトを読み、時分割交換ユニツト１０とそれ自身
の間の通信の同期が保たれているかを判定する。
もし同期が保たれていれば修正は行なわれない
が、もし同期がとれていないことがわかれば、当
業者には周知の方法でクロツク回復回路８４によ
るフレーム動作が実行される。

時分割交換ユニツト１０の入力および出力ポー
トは、両方のポートが同一のリンクインタフエー
スに接続されているので、対として考えることが
できる。さらに、時分割交換ユニツト１０の入力
および出力ポートの各対はリンク・インタフエー
ス７８および７９に似た形の時分割スイツチリン
ク・インタフエースに接続されている。このの実
施例においては、リンク・インタフエースは時分
割スイツチリンク・インタフエース１００（第５
図）に接続されている。時分割スイツチ・リン
ク・インタフエース１００は時分割ライン１３か
らデータワードを受信してこれらのデータを時分
割ライン１０３を通して直並列レジスタ１０２に
送信する受信器１０１を含んでいる。時分割ライ
ン１０３からのビツトの流れはまたクロツク回復
回路１０４とフレームチエツク回路１０５に与え
られ、これらはそれぞれクロツク信号を誘導し、
フレーム同期が保たれているかどうか判定する。
時分割スイツチ・リンクインタフエース１００は
さらに書き込みアドレス発生器１０６を含み、こ
れはクロツク回復回路１０４からの信号に応動し
て書き込みアドレスの系列を発生する。直並列レ
ジスタ１０２に送られた各データワードは次にラ
ンダムアクセスメモリー１０７の書き込みアドレ
ス発生器１０６によつて発生されたアドレスの位
置に書き込まれる。

時分割交換ユニツト１０はまた時分割空間スイ
ツチ１０８を含み、これは256タイムスロツトの
フレームで動作し、その入力ポートと出力ポート
の間で約488ナノ秒の間経路を完成する。各タイ
ムスロツトの間で接続されるべき入力ポートと出
力ポートの間の交換経路を規定する制御情報は制
御メモリー２９（第１図）に記憶されており、こ
れは各タイムスロツト毎に読み出されてこれらの
接続を設定する。各タイムスロツトには番号があ
り、与えられたタイムスロツトの間で同一の番号
を持つデータワードのチヤネルが交換されること
を想起されたい。従つて与えられた番号を持つチ
ヤネルのすべてデータワードは、それに関連する
タイムスロツトの間に時分割空間スイツチ１０８
を通して送出され、これにより交換の不正確を防
止するようになつている。この目的のために、時
分割交換ユニツト１０は256個の読み出しアドレ
スのくりかえしの系列を発生するための主クロツ
ク回路１０９を含み、このアドレスは本質的に同
時に各時分割スイツチ・リンクインタフエースの
ランダムアクセスメモリーに送られる。従つてラ
ンダムアクセスメモリー１０７および他の時分割
スイツチ・リンクインタフエース内のこれと等価
なランダムアクセスメモリーは同一のタイムスロ
ツトに関連するデータワードを本質的に同時に読
み出す。現在の実施例においては、ランダムアク
セス・メモリー１０７から読み出されたデータワ
ードは並直列シフトレジスタ１１０に送られ、こ
こからこれらは時分割空間スイツチ１０８に送出
される。

時分割ライン１５からリンクインタフエース７
８に送出されるすべてのデータワードは時分割空
間スイツチ１０８から導体１１１に、時分割空間
スイツチ１０８へそれが送出されたひとつのタイ
ムスロツトの間に受信される。時分割スイツチ・
リンクインタフエース１００はフレーム系列発生
器１１２を含み、これはタイムスロツト当り１ビ
ツトの割合でフレーム・ビツトの系列を発生す
る。フレームビツトはフレーム挿入回路１１３に
送信され、これはフレームビツトを導体１１１の
各データワードのビツト位置Ｇに入れる。次に導
体１１１上の各データワードはドライバ回路１１
４を通し、時分割ライン１５を通してリンク・イ
ンタフエース７８に送信される。

各々の制御タイムスロツトは時分割交換ユニツ
ト１０（第１図）を経由して入出力ポート対６４
に接続された時分割ライン１５０および１５１を
経由して制御分配ユニツト３１に送信される。以
下の説明においては、与えられた制御ユニツトか
らの制御タイムスロツトは送信制御タイムスロツ
トと呼ばれ、一方与えられた制御ユニツトの制御
タイムスロツトは受信制御タイムスロツトと呼ば
れる。制御分配ユニツト３１は第７図に詳しく図
示されるが、リンクインタフエース回路７８（第
４図）と本質的に同様なリンクインタフエース回
路１５２を含んでいる。リンクインタフエース回
路５２は制御ワード源レジスタ８０、制御チヤネ
ルレジスタ８１、比較回路９１あるいはは制御ワ
ード源レジスタ９２（第４図）を含まないが、こ
れはこれらの回路によつて実行される機能が制御
分配ユニツト３１では必要がないからである。時
分割ライン１５０で受信された各制御ワードはリ
ンクインタフエース回路１５２から、その制御ワ
ードに関連する送信制御タイムスロツトで、制御
分配ユニツト入力回路１５３に伝送される。制御
分配ユニツト入力回路１５３に伝送される各制御
ワードのタイムスロツト番号は通信路１５４を経
由して本質的に同時にタイミング回路１５５に送
信される。このように送信されるタイムスロツト
番号はリンクインタフエース７８（第４図）の読
み出しアドレス発生器と等価なリンクインタフエ
ースの読み出しアドレス発生器（図示ず）によつ
て発生される。制御分配ユニツト入力回路１５３
は本質的にはひとつの入力ポートと最大256個の
出力ポートを有する多重分離回路である。制御分
配ユニツト入力回路１５３の入力ポートで受信さ
れた各制御ワードは通信路１５４に送出されるタ
イムスロツト番号によつて定義される256個の出
力ポートの内の固有のものに送信される。

この実施例は各々が二つの送信制御タイムスロ
ツトと二つの受信タイムスロツトにアクセスでき
る31個のタイムスロツト入替ユニツト、例えば、
１１および１２を含んでいる。従つて、リンクイ
ンタフエース回路１５２に対して時分割ライン１
５０を通して送信される情報は高々62個の送信制
御タイムスロツトを有することになる。同様に時
分割ライン１５１は時分割交換ユニツト１０に対
して高々62個のタイムスロツトを戻すことにな
る。従つて制御分配ユニツトの入力回路１５３に
は62個だけの能動出力ポートを要することにな
る。この実施例においては、これらの能動出力ポ
ートはフレームのはじめの62個のタイムスロツト
と関連しており、番号TS１乃至TS６２で識別さ
れる。制御分配ユニツトの入力回路１５３のタイ
ムスロツトTS１に関連する出力ポートはバツフ
アレジスタ１５８に接続されており、タイムスロ
ツトTS６２に関連する出力ポートはバツフアレ
ジスタ１５９に接続されている。送信制御タイム
スロツトTS１に関連した制御回路１８５は残り
の61個の送信制御タイムスロツト用の制御回路と
本質的に同様である。従つて、タイムスロツト
TS１に関連した制御回路１８５だけについて
こゝで詳しく説明する。バツフアレジスタ１５８
は先着順バツフア１６０のデータ入力端子に接続
されるが、これはその書き込み制御端子Ｗの論理
“１”パルスに応動してその第１の記憶セルにバ
ツフアレジススタ１５８の内容を書き込む。先着
順バツフアの周知の原理に従えば、その第１の記
憶セルに入れられた情報は最後のまた占有されて
いない記憶セルにまで進行し、こゝでこれは情報
が先着順バツフアから読み出されるまで保持され
る。先着順バツフア１６０はさらに読み出し制御
端子Ｒを含んでいる。この読み出し制御端子Ｒに
おける論理“１”パルスに応動して、最後の記憶
セルの内容は先着順バツフアから送信され、バツ
フアにすべての他のセルの内容は出力に向けて１
セルだけシフトされることになる。

タイムスロツト入替ユニツト、例えば、１１か
らの各制御メツセージはスタート・キヤラクタで
開始し、エンド・キヤラクタで終了することを想
起されたい。バツフアレジスタ１５８の内容はス
タート比較器１６２とエンド比較器１６３に連続
的に送信される。スタート比較器１６２は比較回
路とスタートキヤラクタを記憶するレジスタを含
んでいる。バツフアレジスタ１５８の内容が記憶
されたスタート・キヤラクタと一致すると、スタ
ート比較器１６２はフリツプフロツプ１６４のセ
ツト入力に対して論理“１”を与える。フリツプ
フロツプ１６４がセツト状態にあるときには、こ
れは論理“１”をその論理“１”出力端子に発生
し、これはANDゲート１６５に対して送出され
る。ANDゲート１６５の出力端子は先着順バツ
フアの１６０の書き込み制御端子Ｗに接続されて
いる。ANDゲート１６５の他方の入力はタイミ
ング回路１５５の端子T₂に接続されている。タ
イミング回路１５５は端子t₂からタイムスロツト
TS２の間に生ずる時刻t₂の間に、フレーム当り
１パルスの割合で発生する一連のパルスを発生す
る。タイミング回路１５５はｎ者択１復号器を含
み、これは通信路１５４で送信されるタイムスロ
ツト番号を受信し、入来タイムスロツト番号に対
応する256個の出力端子の内の一義的なものに論
理“１”パルスを生ずるようになつている。タイ
ムスロツトTS２間の論理“１”パルスを受信す
る端子の内の特定の端子が、これを信号t₂として
ANDゲート１６５の入力に与えることになる。

バツフアレジスタ１５８によるスタート・キヤ
ラクタの受信の後で、各フレームのタイムスロツ
トTS１の間に新らしい制御ワードがバツフアレ
ジスタ１５８に与えられる。さらに先着順バツフ
ア１６０の制御端子Ｗに各パルスt₂が送信される
たびに、バツフアレジスタ１５８の内容が先着順
バツフア１６０の第１の記憶セルに記憶されるよ
うになる。この動作はバツフアレジスタ１５８に
エンドキヤラクタが記憶されるまで継続する。エ
ンド比較器１６３は比較回路とエンドキヤラクタ
を記憶するレジスタを有している。エンド比較器
１６３はバツフアレジスタ１５８に記憶されてい
るキヤラクタがエンド比較器１６３に記憶されて
いるエンドキヤラクタと一致したときに、論理
“１”の出力パルスを生ずる。この論理“１”出
力パルスは遅延ユニツト１６６を経由してフリツ
プフロツプ１６４のリセツト入力に送られる。遅
延ユニツト１６６は論理“１”パルスを１タイム
スロツトより長い時間にわたつて遅延させる。フ
リツプフロツプ１６４によつて論理“１”が受信
されると、そのフリツプフロツプはリセツトし、
その論理“１”出力端子に論理“０”を与え、こ
れがANDゲート１６５を整止して先着順バツフ
ア１６０の制御端子Ｗにはそれ以上のt₂タイミン
グパルスが送られないようにする。

エンド比較器１６２はレジスタ１６８中にエン
ドキヤラクタを検出するとまたバス１６７を通し
てCPU制御器１６８に対してフラツク信号を送
信する。このフラツグ信号は先着順バツフア１６
０によつて完全な制御メツセージが受信されたこ
とを示す。CDU制御１６８は制御回路、例えば
１８５、からのフラツグ信号に応動してそのメツ
セージを記憶した先着順バツフアからの制御メツ
セージ全体を読み出す。この実施例において、
CDU制御１６８はどの先着順バツフアが読み出
されるべきかを指定する６ビツト符号を64者択１
復号器１６９に対して送出することによつて、こ
のような読み出し動作を開始する。64者択１復号
器１６９は制御分配ユニツト（CDU）制御１６
８からのこの６ビツト符号に応動して制御メツセ
ージを記憶している先着順バツフアの読み出し制
御回路に関連したANDゲートに対して論理“１”
を与える。この実施例においては、先着順バツフ
ア１６０が制御メツセージを記憶している。従つ
て、64者択１復号器１６９に送信された６ビツト
符号は先着順バツフア１６０に関連したANDゲ
ート１７０を指定している。この６ビツトの符号
に応動して、64者択１復号器１６９はANDゲー
ト１７０に対して論理“１”送出する。さらに
CDU制御１６８はANDゲート１７０の他方の入
力に対して2MHzの周波数でパルス系列を送信す
る。2MHzのパルス系列はまた同時に他の制御回
路の等価なANDゲートにも送信されていること
に注意されたい。ANDゲート１７０は復号器１
６９からの論理“１”を受信しているから、この
2MHzのパルスはまたANDゲート１７０によつて
先着順バツフア１６０の読み出し制御端子Ｒに送
出される。これらのパルスの各々に応動して、制
御ワードは先着順バツフア１６０から読み出さ
れ、バス１６７を経由してCDU制御１６８に送
出される。CDU制御１６８が、バス１６７から
受信された情報にエンド・キヤラクタを検出した
ときには、これは2MHzのパルスの送信を終了す
る。CDU制御１６８は受信先着順バツフア、例
えば１６０および１６１のひとつから読み出され
た各制御ワードを記憶するのに利用されるメモリ
ー回路を含んでいる。完全な制御メツセージが受
信されて記憶されると、CDU制御１６８はその
制御メツセージの宛先部を読んで、その制御メツ
セージを中央制御３０に送るべきか制御ユニツ
ト、例えば１７および１８のひとつに送出すべき
を決定する。制御メツセージの宛先部が中央制御
３０を指定していたときには、制御分配ユニツト
１６８はその内部記憶から制御メツセージを読み
出して、その制御メツセージを通信路３２を経由
して中央制御３０に送る。この代りに、宛先部が
制御ユニツトを指定していたときには、CDU制
御１６８は制御ユニツトによつて決まる特定の受
信用制御タイムスロツトを計算する。この特定の
受信用制御タイムスロツトはCDU制御１６８中
に記憶された翻訳用テーブルから判定される。

この実施例における制御分配ユニツト３１は第
２の複数個の先着順バツフアを含み、その内先着
順バツフア１７１および１７２が第７図に示され
ている。先着順バツフア１７１および１７２は出
力レジスタ１７３および１７４の内のそれぞれの
ものに関連している。各々の先着順バツフアとそ
れに関連する出力レジスタは各々の制御メツセー
ジによつて規定される宛先に関連した受信制御タ
イムスロツトで、時分割交換ユニツト１０に対し
て制御ワードを送出するために利用される。この
例においては、先着順バツフア１６０から制御分
配ユニツト１６８に転送される制御メツセージは
タイムスロツト６２（TS６２）を受信制御タイ
ムスロツトとして利用するモジユールを宛先とし
ている。制御分配ユニツトは64者択１復号器１６
９に対して先着順バツフア１７１に関連する制御
回路１８６を一義的に指定する６ビツト符号を送
出する。64者択１復号器１６９によつて発生され
る論理“１”はANDゲート１７５に与えられ、
その出力端子は先着順バツフア１７１の書き込み
制御端子Ｗに接続されている。さらにCDU制御
１６８は制御メツセージの各制御ワードを読みは
じめ、これをすべての先着順バツフア、例えば１
７１および１７２に共通に接続されたバスに与え
る。先着順バツフアに対する各制御ワードの送出
て本質的に同時に制御分配ユニツト制御１６８は
ANDゲート１７５と他の制御回路の各々におけ
る等価なANDゲートに論理“１”のパルスを送
出する。ANDゲート１７５だけが64者択１復号
器１６９から論理“１”を受信するから、これだ
けが、論理“１”パルスをCDU制御１６８から
それに関連する先着順バツフア１７１の端子Ｗに
読み出すことになる。その書き込み制御端子Ｗに
受信された各論理“１”に応動して、先着順バツ
フア１７１はバス１７６上の制御ワードその入力
記憶セルに受信する。前述したように、これらの
制御ワードはバツフアの出力記憶位置に進む。先
着順バツフア１７１の読み出し制御端子Ｒは、こ
れが信号t₆₁を受信するようにタイミング回路１
５５に接続されている。従つて、各々のt₆₁タイ
ムスロツトにおいて、先着順バツフア１７１の最
後の記憶位置の制御ワードは出力レジスタ１７３
に向けて送信される。

CDU制御１６８はまた制御メツセージ送信動
作の開始で、フリツプフロツプ１７７のセツト入
力端子に対してスタート信号を送信する。フリツ
プフロツプ１７７の論理“１”出力はANDゲー
ト１７８に与えられ、その出力端子は出力レジス
タ１７３のゲート制御端子に接続されている。さ
らにANDゲート１７８は入力として信号t₆₂を受
信する。従つて、フリツプフロツプ１７７がセツ
トされた後で、各t₆₂信号に応動して出力レジス
タ１７３に論理“１”パルスが与えられる。出力
レジスタ１７３に送信される各制御ワードはt₆₂
パルスに応動してタイムスロツトTS６２の間に
CDU出力回路１７９に送信される。フリツプフ
ロツプ１７７をセツトする前にはCDU出力回路
１７９には信号はゲートされない。

先着順バツフア１７１から読み出される各制御
ワードはエンド比較回路１６３と本質的に等しい
エンド比較回路１８０の入力に与えられる。エン
ド比較回路１８０が先着順バツフア１７１から出
力レジスタ１７３に送信されている文字がエン
ド・キヤラクタであることを判定すると、これは
論理“１”パルスを発生し、これは遅延回路１８
１を経由してフリツプフロツプ１７７のリセツト
端子に送信される。遅延回路１８１は１タイムス
ロツトより大きい時間の間エンド比較回路１８０
からの論理“１”パルスに遅延を与える。このよ
うにして、エンドキヤラクタの送信の後は、フリ
ツプフロツプ１７７はリセツトされて出力レジス
タ１７３へのそれ以上のt₆₂信号の送信を禁止す
る。

CDU出力回路１７９は最大256の入力ポートの
ひとつの出力ポートを持つ多重化回路である。入
力ポートの内のはじめの62個の各々はタイムスロ
ツト出力レジスタ、例えば１７３および１７４の
ひとつと一義的に関連している。タイミング回路
１５５からのタイムスロツト計数信号に応動し
て、制御分配ユニツト出力回路１７９は出力レジ
スタ、例えば１７３および１７４のひとつからの
制御ワードをその出力ポートに送出する。出力ポ
ートは次にリンク・インタフエース回路１５２に
接続されるが、ここれは前述のようにそれによつ
て受信された制御ワードを時分割交換ユニツト１
０に対して送信する。

中央制御３０はまた制御ユニツト、例えば１７
および１８に送信されるメツセージを発生する。
中央制御３０によつて発生される各制御メツセー
ジはその制御メツセージを受信すべき特定の制御
ユニツトを規定する宛先部を含んでいる。制御メ
ツセージは中央制御３０から通信路３２を経由し
て制御分配ユニツト制御１６８に送信される。制
御分配ユニツト制御１６８は中央制御３０から受
信された各制御メツセージを記憶し、その制御メ
ツセージの宛先である制御ユニツトを判定するた
めに各々の記憶された宛先部を読み取る。制御分
配ユニツト制御１６８は中央制御３０からのメツ
セージを、これが先着順バツフア１６０および１
６１から受信された制御メツセージを送信したの
と同一の方法で送信する。次にこの実施例におけ
る呼の設定と除去の例を述べる。この例では、加
入者セツト２３における加入者が加入者２６を呼
びたいと思つたとする。ラインユニツト１９は加
入者セツト２３における起呼のオフフツクを検出
して通信路２７を経由して制御ユニツト１７に対
してメツセージを送信する。制御ユニツト１７は
ラインユニツト１９からのこのメツセージに応動
してラインユニツト１９に対して、データワード
の通信のために使用されるラインユニツト１９と
タイムスロツト入替ユニツト１１の間の通信チヤ
ネルを指定する命令を送信する。さらに、制御ユ
ニツト１７はタイムスロツト入替ユニツト１１と
ラインユニツト１９の間の新たにオフフツクした
加入者に関連したチヤネルにダイヤル音を送出し
はじめる。制御ユニツト１７は加入者セツト２３
の直流状態をしらべはじめる。制御ユニツト１７
はさらに加入者セツト２３の数字のダイヤルを検
出し、第１の数字に応動したダイヤル音を止め
る。全体のダイヤル数字と起呼加入者の番号に応
動して制御ユニツト１７は中央制御３０向けのメ
ツセージを形成する。この制御メツセージは中央
制御３０を示す宛先部を有し、さらに起呼者番
号、被呼者番号およびサービスクラスのようなあ
る種の起呼者に関連した情報を含んでいる。

第８図は加入者の間の呼を設定するための処理
装置の間の機能図を示している。第８図におい
て、起呼ユニツト１９０は発信加入者セツト２３
と、ラインユニツト１９２、タイムスロツト入替
ユニツト１１と、制御ユニツト１７を表わしてい
る。同様に着信ユニツト１９１は着信加入者２６
と、ラインユニツト２２と、タイムスロツト入替
ユニツト１２と制御ユニツト１８を表わしてい
る。呼設定シーケンスにおける各通信は第８図に
おいては、それに関連する文字(a)乃至(g)を有し、
その方向を示す矢印を持つ線で表わされている。
以下の説明においては、文字(a)乃至(g)は説明して
いる特定の通信を識別するために使用される。発
信ユニツト１９０の制御ユニツト１７で形成され
た制御メツセージ(a)は前述したように時分割ライ
ン１３の制御チヤネルで、１フレーム当り、１制
御ワードづつ送信される。現在の実施例において
は、奇数番目の入出力ポートに関連した時分割ラ
インは制御メツセージを伝送するのに使用される
１次時分割ラインである。偶数番目の入出力ポー
ト対に関連した時分割ラインはプログラムあるい
はデータの更新メツセージのような長いメツセー
ジを伝送するのに利用される。従つて、時分割ラ
イン１３の制御チヤネルはこの例における制御メ
ツセージを伝送するのに使用される。この制御チ
ヤネルの制御ワードはその制御チヤネルに関連し
たタイムスロツトの間に時分割交換ユニツト１０
によつて制御分配ユニツトにスイツチされる。先
に述べたように、制御分配ユニツト３１は受信さ
れたメツセージの宛先部を解釈して、メツセージ
を中央制御３０に送信する。

中央制御３０は被呼加入者に関連したタイムス
ロツト入替ユニツトの番号を計算し、起呼者と被
呼者の間の通信のための空きタイムスロツトを割
当てる。この例では、この通信のためにタイムス
ロツト１６が選択されたものと仮定する。中央制
御３０は次に加入者セツト２６に対して制御分配
ユニツト３１および時分割交換ユニツト１０を通
して接続された着信ユニツト１９１のタイムスロ
ツト入替ユニツト１２に対して制御メツセージ(b)
を送る。この制御メツセージ(b)は被呼加入者の番
号と、起呼者に接続されたタイムスロツト入替ユ
ニツト１１の番号と時分割交換ユニツト１０を通
しての通信に使用されるタイムスロツトとを含ん
でいる。中央制御３０が制御メツセージ(b)をタイ
ムスロツト入替ユニツト１２に送信するのと本質
的に同時に、これは通信路４９を経由してタイム
スロツト入替ユニツト１１とタイムスロツト入替
ユニツト１２をタイムスロツト１６の間で接続す
るのに使用する交換路を指定する命令を制御メモ
リー２９に送信する。着信ユニツト１９１中の制
御ユニツト１８は中央制御３０からの制御メツセ
ージ(b)に応動してラインユニツト２２とタイムス
ロツト１２の間で加入者セツト２６の通信に用い
るチヤネルを割当てて、加入者セツト２６に関す
るチヤネルで、時分割交換ユニツト１０に対して
論理“１”のＥビツト(d)の送信を開始する。与え
られたチヤネルにおける論理“１”のＥビツトの
送信の制御はそのチヤネルに関するRAM５５中
の記憶位置にアクセスし、そのＥビツトの位置を
論理“１”にセツトすることによつて制御ユニツ
トによつて行なわれること想定されない。さらに
制御ユニツト１８は着信ユニツト１９１中のタイ
ムスロツト入替ユニツト１２の番号、通信に使用
されるべきタイムスロツト（タイムスロツト１
６）および制御ユニツト１７が呼を完成するのに
必要な加入者２６に関するすべての情報を含む制
御メツセージを形成する。この制御メツセージ(e)
は発信ユニツト１９０のタイムスロツト入替ユニ
ツト１１に対して、時分割交換ユニツト１０への
制御チヤネルおよび制御分配ユニツト３１を通
り、さらにタイムスロツト入替ユニツト１１に関
連した制御チヤネルを通して時分割交換ユニツト
に戻つて伝送される。上述した他に、制御ユニツ
ト１８の処理装置６６は所定の時間の間、例え
ば、128フレームの間タイムスロツト１６のＥビ
ツトの状態を調査するようにＥビツトチエツク回
路１９２に指示する。

制御ユニツト１７は制御ユニツト１８からのメ
ツセージに応動して、加入者セツト２３に関連し
たチヤネルによつて論理“１”のＥビツト(f)を時
分割交換ユニツト１０に対して送信する。さらに
発信ユニツト９０の制御ユニツト１７はタイムス
ロツト入替ユニツト１２からの入来チヤネル１６
のＥビツトを調べて論理“１”の存在を見付け
る。このような論理“１”のＥビツトが受信され
れば、Ｅビツトチエツク回路１９２から制御ユニ
ツト１７の処理装置６６に対して連続性信号が送
信され、タイムスロツト入替ユニツト１２からタ
イムスロツト入替ユニツト１１までの通信路が連
続していることが表示される。タイムスロツト入
替ユニツト１１からタイムスロツト入替ユニツト
１２までの通信路の連続性が判明すると、制御ユ
ニツト１８のＥビツトチエツク回路１９２は所定
の時間の間チヤネル１６に論理“１”のＥビツト
を検出する。制御ユニツト１８のＥビツトチエツ
ク回路１９２は論理“１”のＥビツトに応動して
連続性信号をその関連する処理装置に送信する。
制御ユニツト１８のＥビツトチエツク回路１９２
からの連続性信号に応動してラインユニツト２２
はリング電流を加入者セツト２６に可聴リング音
をタイムスロツト１６の間に加入者セツト２３に
送出すべきことを知らされる。加入者セツト２６
がオフフツクすると、ラインユニツト２２は制御
ユニツト１８に知らせ、これが可聴リングを加入
者セツト２３に送るのを止め、また加入者セツト
２６へのリング電流の印加を停止する。制御ユニ
ツト１８は次にタイムスロツト入替ユニツト１２
からタイムスロツト入替ユニツト１１に対して制
御メツセージジ(g)を送り、応答があつたことを知
らせる。こうして両加入者は通信できるようにな
る。

呼の終了は通常は発信加入者に関連した制御ユ
ニツトによつて制御されるが、これはこの例では
制御ユニツト１７である。加入者セツト２３がオ
ンフツクすると加入者セツト２３と２６の間のチ
ヤネルのＥビツトは論理“０”に変化する。制御
ユニツト１８は論理“０”のＥビツトに応動し
て、中央制御３０に対して呼のその部分が終了し
たことを示す制御メツセージを伝送する。さらに
オンフツクが検出されたときには同様のメツセー
ジが制御ユニツト１７から送られる。これらの二
つのメツセージに応動して、中央制御３０は制御
メモリー２９を制御して加入者セツト２３と２６
の間のチヤネルを接続している経路を落す。さら
に制御ユニツト１７および１８は加入者セツトを
時分割交換ユニツトに接続していた経路を空きと
して、この経路をそれ以上の接続に使用できるよ
うにする。加入者セツト２６が最初にオンフツク
となつたときには、制御ユニツト１８は制御チヤ
ネルを経由して制御メツセージを制御ユニツト１
７に送り、制御ユニツト１７に対してオンフツク
が生じたことを知らせる。制御ユニツト１７はこ
のようなメツセージに応動して、ヒツトタイミン
グと同様に所定の時間の間待ち合せ、上述したよ
うな呼終了手順を開始する。

着信加入者によつては通常の呼完了／終了ルー
チンを変更しなければならない性質を持つものも
ある。例えば、加入者２６（上述の例における着
信加入者）には呼トレーシングが行なわれている
かもしれない。このような場合には、加入者２６
への任意の呼は加入者２６がオンフツクするま
で、呼が完成した状態に保たれる。この例に従え
ば、呼の設定は前述した例について述べたのと
ほゞ同一の方法で行なわれる。しかし、タイムス
ロツト入替ユニツト１２からタイムスロツト入替
ユニツト１１に送られる。最初の制御メツセージ
には、やがて終了する呼に対して呼トレーシング
を行なうべきことを示す部分を含む。制御ユニツ
ト１７はこの制御メツセージに応動して、呼終了
手順を変更し、制御ユニツト１８から加入者２６
がオンフツクしたことを示すメツセージが受信さ
れるまで完成した経路を取り除かないようにす
る。

上述した実施例は単に本発明の原理を説明する
ためのものであつて、本発明の精神と範囲を逸す
ることなく、当業者には多くの他の構成を考え得
ることは明らかである。

【図面の簡単な説明】

第１図は本発明の一実施例のシステムのブロツ
ク図；第２図は第１図の実施例で利用されるライ
ンユニツトのより詳細なブロツク図；第３図は第
１図の実施例で利用されるタイムスロツト入替ユ
ニツトとその制御ユニツトのより詳細なブロツク
図；第４図は第１図の実施例の時分割交換ユニツ
トと通信に利用される各タイムスロツト入替ユニ
ツトの中に含まれるリンク・インタフエース・ユ
ニツトのブロツク図；第５図は第１図の実施例の
タイムスロツト入替ユニツトとの通信に用いられ
る時分割交換ユニツトのリンク・インタフエース
ユニツトのブロツク図；第６図は第１図の実施例
に用いられるデータワードのブロツク図；第７図
は第１図に示された実施例の制御分配ユニツトの
より詳細なブロツク図；第８図は第１図に示され
た実施例の分散された処理装置による呼接続制御
メツセージの授受の機能図；第９図は本実施例の
Ｅビツト制御シーケンスのフロー図；第１０図は
本実施例に使用されるＥビツトチエツク回路のブ
ロツク図である。

【表】 入替装置

【表】

Claims (1)

1. 【特許請求の範囲】 １ 第１の通信ユニツト（例えば、第１図の２
   ２，２１，１８，１２）、第２の通信ユニツト
   （例えば、第１図の２０，１９，１７，１１）、時
   分割交換ユニツト（例えば、第１図の１０）、該
   時分割交換ユニツトに接続され、通信路識別信号
   を発生するための中央制御（例えば、第１図の３
   ０）および該時分割交換ユニツトに含まれ、該通
   信路識別信号に応動して該第１と第２の通信ユニ
   ツトの間に通信路を完成するための制御回路（例
   えば、第１図の２９）を含む時分割交換ネツトワ
   ークを通る通信路の連続性を確認するための連続
   性確認装置において、 該連続性確認装置は、 中央制御に接続され、第１および第２の通信ユ
   ニツトに通信路識別信号を伝送するための制御分
   配回路（例えば、第１図の３１）、 通信路識別信号に応動し、通信路に加入者セツ
   トの直流状態を示す信号とは別の固有の連続性確
   認キヤラクタを伝送するための第１の通信ユニツ
   トにおける制御ユニツト（例えば、第１図の１
   ８）、 第１の通信ユニツトによつて伝送された該固有
   の連続性確認キヤラクタを通信路（例えば第８図
   のｄ）から受信するための第２の通信ユニツトに
   おける受信回路（例えば、第３図の１１中の４
   ８）、および 固有の連続性確認キヤラクタが通信路（例え
   ば、第８図のｄ）で受信されるときに連続性信号
   を発生するための第２の通信ユニツトにおける連
   続性指示回路（例えば、第３図の１７中の１９
   ２）を含むことを特徴とする連続性確認装置。 ２ 特許請求の範囲第１項に記載の連続性確認装
   置において、 該第１と第２の通信ユニツトのおのおのは、デ
   ータワードを送受信する通信回路（例えば、第３
   図の１１中の５０，５３）を含み、 該第２の通信ユニツトは、連続性信号に応動し
   て該第２の通信ユニツトのデータワードを送受信
   するための通信回路を通信路に接続する第２の回
   路（例えば、第３図の１７中の１９２，６６）を
   含むことを特徴とする連続性確認装置。 ３ 特許請求の範囲第１項に記載の連続性確認装
   置において、 該第２の通信ユニツトは、該第２の通信ユニツ
   トが通信路識別信号を受信した後で、所定の時間
   の間固有の連続性確認キヤラクタが受信回路によ
   つて受信されないときには不連続性信号を発生す
   る不連続性回路（例えば、第１０図の１９２中の
   １９６，１９９）を含むことを特徴とする連続性
   確認装置。 ４ 特許請求の範囲第２項に記載の連続性確認装
   置において、 該第２の通信ユニツトは、連続性信号が発生さ
   れた後で受信回路によつて固有の連続性確認キヤ
   ラクタが受信されないときに、連続性信号に応動
   して不連続性信号を発生するための不連続性回路
   （例えば、第１０図の１９２中の１９９）を含む
   ことを特徴とする連続性確認装置。 ５ 特許請求の範囲第４項に記載の連続性確認装
   置において、 該第２の通信ユニツトは不連続性信号に応動し
   て通信路と該第２の通信ユニツトのデータワード
   を送受信するための通信回路を切断する制御ユニ
   ツト（例えば、第１図の１８）を含むことを特徴
   とする連続性確認装置。 ６ 特許請求の範囲第３項あるいは第４項のいず
   れかに記載の連続性確認装置において、 該第２の通信ユニツトは、不連続性信号に応動
   して時分割交換ユニツトに対して不連続性を表示
   する制御メツセージを送信する第３の回路（例え
   ば、第３図の６６，５８，５９）を含むことを特
   徴とする連続性確認装置。 ７ 特許請求の範囲第１項に記載の連続性確認装
   置において、 該通信路は該第１の通信ユニツトから該第２の
   通信ユニツトへタイムスロツトのくり返しの系列
   からなるものであり、 個有の連続性確認キヤラクタを送信する該制御
   ユニツトは、通信路識別信号に応動して、通信路
   を形成するタイムスロツトのくり返しの系列のタ
   イムスロツトの間に固有の連続性確認キヤラクタ
   を送信する第４の回路（例えば、第３図の５５）
   を含むことを特徴とする連続性確認装置。 ８ 特許請求の範囲第７項に記載の連続性確認装
   置において、 該タイムスロツトのおのおのは複数個のビツト
   位置を含み、 固有の連続性確認キヤラクタを送信するための
   該制御ユニツトは、通信路識別信号に応動して通
   信路を形成するタイムスロツトのくり返しの系列
   の各タイムスロツトの間のビツト位置の内の所定
   のものに所定の２進デイジツトを含む固有の連続
   性確認キヤラクタを送信する処理装置（例えば、
   第３図の６６，５４，５５）を含むことを特徴と
   する連続性確認装置。