JPS5822885B2 - オ−トサ−チチュ−ニング回路 - Google Patents

Description

【発明の詳細な説明】 本発明はテレビジョン受像機やラジオ受信機等の電子チ
ューナにおける電圧記憶素子（以下アナログメモリとい
う）を用いたオートサーチチューニング回路に係るもの
である。

従来よりコンデンサメモリ方式等のアナログメモリを用
いたオートサーチチューニング回路は既に色々提案され
ている。

従来方法で特に本発明に関係するものを第１図に示して
いる。

第１図において、１は電圧を記憶するアナログメモリで
あり、その出力電圧ｖＴは電子チューナのチューニング
電圧として与えられる。

２は上記アナログメモリ１の入力状態を決めるＲＳフリ
ップフロップ、３および４は上記アナログメモリ１の出
力電圧ＶＴの電圧を受けてレベル検出をするコンパレー
ク、５は上記アナログメモリ１のゲートを制御するＲＳ
フリップフロップ、ＳＦは受信機より与えられる周波数
弁別信号、ＳＡは同じく受信機より与えられる信号強度
信号である。

７および８は周波数弁別信号ＳＦのレベルを検出するコ
ンパレータ、９は信号強度信号ｓＡのレベルを検出する
コンパレーク、６は上記コンパレータ７．８，９の出力
を受けて上記ＲＳフリップフロップ５を制御するＡＮＤ
回路である。

以上のように構成されており、以下各部の動作を第２図
の電圧波形とともに説明する。

第１図のＲＳフリップフロップ５の入力５ＴＡＲＴに入
力が第２図の時間ｔ１で入ったとすると、このフリップ
フロップ５の出力電圧■５はバイレベル（以下ｆｌ Ｈ
Ｉ＋という）になり、その時点のアナログメモリ１の入
力電圧、すなわちＲＳフリップフロップ２の出力電圧■
２がローレベル（以下ＴＩ Ｌ １１という）であると
、アナログメモリ１の出力電圧■Ｔは時間とともに上昇
し、時間ｔ２でコンパレータ３のコンパレート電圧ＶＵ
Ｍに達スルト、コ７ハＬ／−夕３の出力によりＲＳフリ
ップフロップ２の出力電圧■２は反転してＨ′となり、
アナログメモリ１の出力電圧■。

は下降する。そして、時間ｔ３でコンパレーク３のコン
パレート電圧ＶＬＭに達すると、再びフリップフロップ
２の出力電圧■２は反転してＬ″となり、アナログメモ
リ１の出力電圧■Ｔは上昇を始める。

これにより受信機の受信周波数がスイープされることに
なる。

つぎに、スイープされている状態で信号が受信機に入っ
てチューニング電圧ｖＴが停止する過程を説明する。

今、第２図の時間ｔ３からアナログメモリ１の出力電圧
ｖＴが上昇して時間ｔ４に達する時点で信号が入ってく
ると、周波数弁別信号Ｓハ信号強度信号ｓＡが第２図の
ように変化し、周波数弁別信号ＳＦがコンパレーク７の
コンパレート電圧ｖＵとコンパレータ８のコンパレート
電圧ｖＬの間にあり、信号強度信号ｓＡがコンパレータ
９のコンパレート電圧Ｖｏを越えるとＡＮＤ回路６の出
力電圧■６が時間ｔ４でｌ Ｈｌ”になり、これにより
ＲＳフリップフロップ５の出力電圧■５はＬ″になり、
アナログメモリ１の出力電圧ｖＴはその点でスイープを
停止し保持されることになり、信号が受信される。

スイープが停止しない場合は第２図の点線で示すように
出力電圧ｖＴは変化する。

このように従来の回路方式ではアナログメモリ１の出力
をスイープさすのにコンパレータ２個とＲＳフリップフ
ロップが必要であり、また信号検出部も部品数を多く必
要としていた。

本発明は上述の従来例における欠点を除去し、簡単な構
成で同等の機能を有するオートサーチチューニング回路
を提供しようとするものである。

以下、本発明の回路を各部分に分けて詳しく説明する。

また、上記と同一箇所には同一番号を付して説明する。

第３図はアナログメモリ１とヒステリシスアンプ（以下
Ｈアンプという）１０によるスイープ部分である。

上記アンプ１０は入力電圧■Ｔ（アナログメモリ１の出
力電圧）と出力電圧Ｖｏの関係として第４図の入出力特
性をもっている。

第４図での反転電圧■ＵＭ、ｖＬＭは第２図（７） Ｖ
［Ｊ Ｍ ｔ Ｖ Ｌ Ｍと同じである。

これにより第２図のようなスイープが可能になる。

このＨアンプ１０の構成の一例を第５図に示している。

第５図で１１は出力より；正帰還のかかったコンパレー
タである。

抵抗１２〜１５を適切な値に選ぶことにより第４図の特
性が得られる。

また、第５図のコンパレータ１１はオペアンプでも同様
の特性が得られることは説明するまでもない。

つぎに、信号検出部を第６図に示す。

Ｈアンプ１６は第７図ａに示すように反転電圧Ｖｏ、ｖ
Ｅを有する入出力特性をもっている。

この反転電圧Ｖｃは第２図のコンパレート電圧■。

と同じである。信号強度信号ＳＡの無信号時のレベルを
第７図すに示すようにｖＥより高くＶｃを越えない範囲
に選ぶ。

この信号強度信号ｓＡは周波数弁別信号ＳＦがｖＵとＶ
Ｌ（第２図のコンパレート電圧ＶＵとｖＬと同じ）の範
囲外にあると、コンパレータ７゜８、ＡＮＤ回路６およ
びそれに接がれるダイオード１７により第７図すに示す
ように低く抑えられる。

（これらコンパレータ７．８、ＡＮＤ回路６およびダイ
オード１７がない場合は点線となる。

）一方、周波数弁別信号ＳＦがｖＵとＶｌ、の範囲にあ
り、信号強度信号ｓＡがＶｃを越えると、Ｈアンプ１６
の出力がＬ″になる。

スイープをスタートさす場合はスイッチ１８のＯＮによ
りＨアンプ１６の入力がｖＥより下るので、Ｈアンプ１
６の出力はＨ″となってスィーブを開始する。

第６図の信号検出部の構成例を第８図に示す。

１９は出力より正帰還のかかったコンパレータで、第７
図ａの特性をもっている。

第６図のＡＮＤ回路６を第８図ではコンパレータ７．８
にオープンコレクタ出力のものを使うことによりワイヤ
ードアンドを構成して置き換えている。

第９図は同じく信号検出部の他の構成例を示し、２２は
出力より正帰還のかかったコンパレータで、第１０図の
入出力特性をもっており、２０および２１はダイオード
である。

この第９図の回路では周波数弁別信号ＳＦが電圧ｖＵと
ＶＬの範囲から外れると第１０図の点線のように反転レ
ベルが■ｃ→ｖｌに変り、その間信号強度信号ｓＡが■
ｌを越えないレベルにその■ｌを選んである。

第１１図に本発明のオートサーチチューニング回路の全
体回路を示している。

第１１図より解るようにコンパレータ４個の簡単な構成
で従来と同様の動作が得られる。

さて、今までアナログメモリ１の構成については何も説
明しなかったが、これの各実施例を第１２図ａ、ｂ、ｃ
とともに説明する。

図において２３は電荷蓄積用コンデンサ、２４は電荷の
漏れを防止するリードリレー、２５はＭＯ８型電界効果
トランジスタ（以下ＭＯＳ型ＦＥＴという）、第１２図
ａの２６は出力端より反転入力端に上記コンデンサ２３
で帰還がかけられたＭＯ８型ＦＥＴ入力等の高入力イン
ピーダンスオペアンプ、第１２図すの２７は出力端とＭ
Ｏ８型ＦＥＴ２５のゲートとの間にコンデンサ２３が接
がれた一般のオペアンプ（高入力インピーダンスは必要
でない）である。

第１２図ＣにおいてＭＯ８型ＦＥＴ２５のドレインとゲ
ート間に接続されたコンデンサ２３を、第１３図に示す
ようにＭＯ８型ＦＥＴ２５のゲートとアース間に接続し
ても入出力の関係が逆になるだけで使用可能であること
は容易に考えられる。

これら第１２図ａ ”’−ｃおよび第１３図の回路の動
作は特に説明するまでもないものと思われる。

以上のように本発明に係るオートサーチチューニング回
路は簡単にして従来回路と同じ動作を達成することがで
き、その産業性は犬なるものである。

【図面の簡単な説明】

第１図は従来例におけるオートサーチチューニング回路
の電気的ブロック図、第２図は同回路の動作説明を行う
ための各部の電圧波形図、第３図は本発明回路を構成す
るスイープ部の電気的ブロック図、第４図は第３図のＨ
アンプの入出力特性図、第５図は同Ｈアンプの構成例を
示す電気的回路図、第６図は本発明回路を構成する信号
検出部の電気的回路図、第７図ａ、ｂは第６図の回路の
動作説明を行うための各部の電圧波形図、第８図および
第９図はそれぞれ第６図の信号検出部の構成例を示す電
気的回路図、第１０図は第９図の回路の動作説明を行う
ための電圧波形図、第１１図は本発明に係るオートサー
チチューニング回路の全回路構成例を示す電気的回路図
、第１２図ａ。 ｂ、ｃおよび第１３図は本発明回路を構成するアナログ
メモリの各構成例を示す電気的回路図である。 １・・・・・・電圧記憶素子（アナログメモリ）、６・
・・・・・ＡＮＤ回路、γ、８・・・・・・第１．第２
のコンパレーク、１０・・・・・・第１のヒステリシス
アンプ、１１・・・・・・第３のコンパレータ、１６・
・・・・・第２のヒステリシスアンプ、１９，２２・・
・・・・第４のコンパレータ、２３・・・・・・コンデ
ンサ、２４・・・・・・リードリレー、２５・・・・・
・ＭＯ８型電界効果トランジスタ、２６゜２７・・・・
・・オペアンプ、ＳＦ・・・・・・周波数弁別信号、ｓ
Ａ・・・・・・信号強度信号。

Claims (1)

1. 【特許請求の範囲】 １ 電圧記憶素子の出力側に入力側が接がれ、出。 力側が該電圧記憶素子の入力側に接がれた第１のヒステ
   リシスアンプと、周波数弁別信号を検出する第１．第２
   のコンパレータと、この第１．第２のコンパレータの出
   力側に接がれたＡＮＤ回路と、信号強度信号と上記ＡＮ
   Ｄ回路の出力が入力され、シ出力側が上記電圧記憶素子
   のゲートに接がれた第２のヒステリシスアンプとより構
   成されたことを特徴とするオートサーチチューニング回
   路。 ２ 第１のヒステリシスアンプを正帰還のかかった第３
   のコンパレータで構成してなる特許請求の範囲第１項記
   載のオートサーチチューニング回路。 ３ 第２のヒステリシスアンプを正帰還のかかった第４
   のコンパレータで構成してなる特許請求の範囲第１項記
   載のオートサーチチューニング回路。 ４ 出力端より反転入力端にコンデンサで帰還が。 かけられたオペアンプとリードリレーで電圧記憶素子を
   構成してなる特許請求の範囲第１項、第２項または第３
   項記載のオートサーチチューニング回路。 ５ ＭＯ８型電界効果トランジスタの出力側に反転入
   力端が接がれたオペアンプと、該オペアンプの出力端よ
   り上記電界効果トランジスタのゲートに接がれたコンデ
   ンサと、上記電界効果トランジスタのゲートに接がれた
   リードリレーとで電圧記憶素子を構成してなる特許請求
   の範囲第１項、第２項または第３項記載のオートサーチ
   チューニング回路。 ６ ＭＯ８型電界効果トランジスクと、該電界効果ト
   ランジスタのドレインよりゲートに接がれたコンデンサ
   と、該電界効果トランジスタのゲートに接がれたリード
   リレーとで電圧記憶素子を構成してなる特許請求の範囲
   第１項、第２項または第３項記載のオートサーチチュー
   ニング回路。