JPS58221174A - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
- Publication number
- JPS58221174A JPS58221174A JP10380082A JP10380082A JPS58221174A JP S58221174 A JPS58221174 A JP S58221174A JP 10380082 A JP10380082 A JP 10380082A JP 10380082 A JP10380082 A JP 10380082A JP S58221174 A JPS58221174 A JP S58221174A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2607—Circuits therefor
- G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の試験方法例関し、詳しくは、半
導体装置におけるオープンドレイン出力ＭＯ８）ランソ
スタの特性測定方法に関するものである。
導体装置におけるオープンドレイン出力ＭＯ８）ランソ
スタの特性測定方法に関するものである。
半導体装置における従来のオープンドレイン出力ＭＯ８
）ランジスタの特性測定方法を第１図により説明する。
）ランジスタの特性測定方法を第１図により説明する。
第１図において、ｌはオープンドレイン出力のＰチャネ
ルＭＯ８）ランジスタであり、ダートが、半導体装置の
内部信号が印加される入力端子２に接続される一方、ソ
ースが電源端子３に接続され、ドレインは出力端子４に
接続される。５はそのＭＯＳ）ランジスタ１のドレイン
と接地間に接続された外部抵抗である。
ルＭＯ８）ランジスタであり、ダートが、半導体装置の
内部信号が印加される入力端子２に接続される一方、ソ
ースが電源端子３に接続され、ドレインは出力端子４に
接続される。５はそのＭＯＳ）ランジスタ１のドレイン
と接地間に接続された外部抵抗である。
このように、従来は、オープンドレイン出力のＭＯＳ）
ランソスタ１のドレインと接地間に負荷としての外部抵
抗５を接続した状態で、入力端子２に印加される第２図
（Ａ）に示すような入力信号でＭＯＳ）ランソスタ１を
動作させ、その入力信号の否定信号（出力信号）を出力
端子４に得て、その信号波形（出力波形）を自動テスト
装置で測定することにより、前記オープンドレイン出力
ＭＯＳトランジスタ１の特性測定を行った。
ランソスタ１のドレインと接地間に負荷としての外部抵
抗５を接続した状態で、入力端子２に印加される第２図
（Ａ）に示すような入力信号でＭＯＳ）ランソスタ１を
動作させ、その入力信号の否定信号（出力信号）を出力
端子４に得て、その信号波形（出力波形）を自動テスト
装置で測定することにより、前記オープンドレイン出力
ＭＯＳトランジスタ１の特性測定を行った。
この時、ＭＯＳ）ランソスタ１のドレイント接地間には
、自動テスト装置の出力モニタ端子のもつ容量などから
なる外部負荷容量６が第１図に示すように接続される。
、自動テスト装置の出力モニタ端子のもつ容量などから
なる外部負荷容量６が第１図に示すように接続される。
したがって、第１図の回路における出力波形は、Ｐチャ
ネルＭＯ８）ランゾスタ１のオン抵抗と外部負荷容量６
によシ立上り時間、外部抵抗５と外部負荷容量６によシ
立下り時間が決定され、時定数（抵抗値×各蓋値）が大
きくなるに従い第２図（Ｂ）から第２図（Ｃ）のような
出力波形に移行する。
ネルＭＯ８）ランゾスタ１のオン抵抗と外部負荷容量６
によシ立上り時間、外部抵抗５と外部負荷容量６によシ
立下り時間が決定され、時定数（抵抗値×各蓋値）が大
きくなるに従い第２図（Ｂ）から第２図（Ｃ）のような
出力波形に移行する。
通常の自動テスト装置の出力モニタ端子のもつ容量は通
常かなり大きい。したがって、出力波形の立下シは第２
図（Ｂ）および（Ｃ）に示すように緩慢となる。立下シ
時間を速くするためには外部抵抗５を小さくしなければ
ならない。しかし、外部抵抗５を小さくすると、ＭＯＳ
トランジスタ１が導通状態となった時、ドレイン電流が
過大となってしまい、高値の出力レベルが低下して正常
な高値レベルが得られない。
常かなり大きい。したがって、出力波形の立下シは第２
図（Ｂ）および（Ｃ）に示すように緩慢となる。立下シ
時間を速くするためには外部抵抗５を小さくしなければ
ならない。しかし、外部抵抗５を小さくすると、ＭＯＳ
トランジスタ１が導通状態となった時、ドレイン電流が
過大となってしまい、高値の出力レベルが低下して正常
な高値レベルが得られない。
このように従来の方法では、外部負荷容量６の影響によ
り出力波形の立下りが緩慢となり、一方、外部抵抗５を
小さくして立下り時間を速くした場合には正常な高値レ
ベルが得られない。したがって、出力波形からオープン
ドレイン出力ＭＯ８）ランジスタ１の特性を精度よく測
定することができなかった。
り出力波形の立下りが緩慢となり、一方、外部抵抗５を
小さくして立下り時間を速くした場合には正常な高値レ
ベルが得られない。したがって、出力波形からオープン
ドレイン出力ＭＯ８）ランジスタ１の特性を精度よく測
定することができなかった。
この発明は上記の点に鑑みなされたもので、外部負荷容
量の影響を少なくして精度よくオープンドレイン出力の
ＭＯＳ）ランソスタの特性を測定することができる半導
体装置の試験方法を提供することを目的とする。
量の影響を少なくして精度よくオープンドレイン出力の
ＭＯＳ）ランソスタの特性を測定することができる半導
体装置の試験方法を提供することを目的とする。
以下この発明の実施例を図面を参照して説明する。第３
図はこの発明の一実施例を説明するための回路図である
。この図において、１１はオープンドレイン出力のＰチ
ャネルＭＯ８）ランソスｎあり、ダートが半導体装置の
内部信号が印加される入力端子１２に接続される一方、
ソースが電源端子１３に接続され、ドレインは出力端子
１４に接続される。１５はこの発明により設けられたＮ
チャネルＭＯＳ）ランジスタであＦ）、？’−）が前記
入力端子１２に接続される一方、ドレインが第２の出力
端子１６に接続され、ソースは接地される。１′７はＰ
チャネルＭＯ８）ランソスタ１１のドレインと接地間に
接続される外部負荷容量である。
図はこの発明の一実施例を説明するための回路図である
。この図において、１１はオープンドレイン出力のＰチ
ャネルＭＯ８）ランソスｎあり、ダートが半導体装置の
内部信号が印加される入力端子１２に接続される一方、
ソースが電源端子１３に接続され、ドレインは出力端子
１４に接続される。１５はこの発明により設けられたＮ
チャネルＭＯＳ）ランジスタであＦ）、？’−）が前記
入力端子１２に接続される一方、ドレインが第２の出力
端子１６に接続され、ソースは接地される。１′７はＰ
チャネルＭＯ８）ランソスタ１１のドレインと接地間に
接続される外部負荷容量である。
このよりな一実施例において、オープンドレイン出力の
ＰチャネルＭＯ８）：＞ンノスタ１１の特性測定を行う
場合は、出力端子１４と絽２の出力端子１６を短絡して
、Ｐチャネルλ４０Ｓトランジスタ１１のドレイン側に
負荷としてＯＮチャネルＭＯ８）ランソスタ１５を直列
に接続する。そして、入力端子１２に第２図（Ａ）に示
したような入力信号を印加する。
ＰチャネルＭＯ８）：＞ンノスタ１１の特性測定を行う
場合は、出力端子１４と絽２の出力端子１６を短絡して
、Ｐチャネルλ４０Ｓトランジスタ１１のドレイン側に
負荷としてＯＮチャネルＭＯ８）ランソスタ１５を直列
に接続する。そして、入力端子１２に第２図（Ａ）に示
したような入力信号を印加する。
いま、入力端子１２に入力信号の低値レベルが印加され
ると、ＰチャネルＭＯ８）ランソスタ１１が導通、Ｎチ
ャネルＭＯＳ）ランゾスタ１５が遮断となシ、出力端子
１４（出力波形）は高師レベルとなる。この時、外部負
荷容量１７は、ＰチャネルＭＯ８）ランジスタ１１のド
レイン電流により充電される。貰たこの時、前述のよう
にＮチャネルＭＯＳ）ランＶスタ１５が遮断状態であっ
て無限大の抵抗処相当するから、出力端子１４の高値レ
ベルは、を源端子１３の電圧に近い正常な高値レベルが
得られる。
ると、ＰチャネルＭＯ８）ランソスタ１１が導通、Ｎチ
ャネルＭＯＳ）ランゾスタ１５が遮断となシ、出力端子
１４（出力波形）は高師レベルとなる。この時、外部負
荷容量１７は、ＰチャネルＭＯ８）ランジスタ１１のド
レイン電流により充電される。貰たこの時、前述のよう
にＮチャネルＭＯＳ）ランＶスタ１５が遮断状態であっ
て無限大の抵抗処相当するから、出力端子１４の高値レ
ベルは、を源端子１３の電圧に近い正常な高値レベルが
得られる。
次に、入力端子１２に入力信号の高値レベルが印加され
ると、ＰチャネルＭＯ８）ランジスタ１１が遮断、Ｎチ
ャネルＭＯＳ）ランジスタ１５が導通し、出力端子１４
（出力波形）は低値レベルとなる。この時、外部負荷容
量１７の電荷はＮチャネルＭＯＳ）ランソスタ１５全通
して放電される。
ると、ＰチャネルＭＯ８）ランジスタ１１が遮断、Ｎチ
ャネルＭＯＳ）ランジスタ１５が導通し、出力端子１４
（出力波形）は低値レベルとなる。この時、外部負荷容
量１７の電荷はＮチャネルＭＯＳ）ランソスタ１５全通
して放電される。
ＮチャネルＭＯＳ）ランジスタ１５は、出力端子１４０
レベルが高値から低値に遷移する過渡状頼から安定な状
態に至るまで、小さな抵抗と等価なオン抵抗を有してい
る。したがって、外部負荷容量１７に蓄積されている電
荷を放電する時定数は小さ−。その結果、出力端子１４
のレベルが高値から低値に遷移する速度（出力波形の立
下９時間）は速い。
レベルが高値から低値に遷移する過渡状頼から安定な状
態に至るまで、小さな抵抗と等価なオン抵抗を有してい
る。したがって、外部負荷容量１７に蓄積されている電
荷を放電する時定数は小さ−。その結果、出力端子１４
のレベルが高値から低値に遷移する速度（出力波形の立
下９時間）は速い。
なお、出力端子１４と第２の出力端子１６を短絡した場
合は、相補形構成となるから、入力信号が高値から低値
あるいは、低値から高値へ遷移する過渡時にＭＯＳ）ラ
ンジスタ１１または１５にドレイン電流が流れるだけで
、安定時は電流が流れない。
合は、相補形構成となるから、入力信号が高値から低値
あるいは、低値から高値へ遷移する過渡時にＭＯＳ）ラ
ンジスタ１１または１５にドレイン電流が流れるだけで
、安定時は電流が流れない。
また、実際の半導体装置として動作させる場合は、出力
端子１４と第２の出力端子１６を切シ離すことにより、
ＰチャネルＭＯ８）ランソスタ１１を、電気特性上問題
なくオープンドレイン出力回路として動作させることが
できる。
端子１４と第２の出力端子１６を切シ離すことにより、
ＰチャネルＭＯ８）ランソスタ１１を、電気特性上問題
なくオープンドレイン出力回路として動作させることが
できる。
以上のように、一実施例によれば、外部負荷容量１７の
影１１１１１ヲ少なくして出力波形の立下り時間を速く
することができ、しかも正常な高い高値レベルを得るこ
とができる。したがって、この出力波形からオープンド
レイン出力のＰチャネルＭＯＳトランジスタ１１の特性
を精度よく測定することができる。
影１１１１１ヲ少なくして出力波形の立下り時間を速く
することができ、しかも正常な高い高値レベルを得るこ
とができる。したがって、この出力波形からオープンド
レイン出力のＰチャネルＭＯＳトランジスタ１１の特性
を精度よく測定することができる。
なお、上記一実施例はオープンドレイン出力のＭＯＳ）
ランソスタがＰチャネルの場合を示したが、そのＭＯＳ
）ランＶスターｐＥＮチャネルの場合は、第３図のＮチ
ャネルＭＯ８）ランゾスタ１５に代えてＰチャネルＭＯ
Ｓトランジスタを同様に接続することにより、オープン
ドレイン出力ＮチャネルＭＯ８）ランゾスタの特性測定
を一実施例と同様にして行うことができる。その場合も
、一実施例と同様の効果を得ることができることはいう
までもない。ただし、オープンドレイン出力ＭＯ８）ラ
ンソスタがＮチャネルの場合は、従来、外部負荷容量の
影替により、出力波形の立上り速度が緩慢となるもので
あった。オープンドレイン出力ＮチャネルＭＯ８）ラン
ジスタのドレイン側に、負荷としてＰチャネルＭＯ８）
ランジスタを接続すれば、出力波形の立上９時間を速く
することができる。
ランソスタがＰチャネルの場合を示したが、そのＭＯＳ
）ランＶスターｐＥＮチャネルの場合は、第３図のＮチ
ャネルＭＯ８）ランゾスタ１５に代えてＰチャネルＭＯ
Ｓトランジスタを同様に接続することにより、オープン
ドレイン出力ＮチャネルＭＯ８）ランゾスタの特性測定
を一実施例と同様にして行うことができる。その場合も
、一実施例と同様の効果を得ることができることはいう
までもない。ただし、オープンドレイン出力ＭＯ８）ラ
ンソスタがＮチャネルの場合は、従来、外部負荷容量の
影替により、出力波形の立上り速度が緩慢となるもので
あった。オープンドレイン出力ＮチャネルＭＯ８）ラン
ジスタのドレイン側に、負荷としてＰチャネルＭＯ８）
ランジスタを接続すれば、出力波形の立上９時間を速く
することができる。
以上詳述したように、この発明の半導体装置の試験方法
は、オープンドレイン出力ＭＯ８）ランソスタのドレイ
ン側に、そのオープンドレイン出力ＭＯ８）ランジスタ
と入力を共通にした反対チャネルのＭＯＳ）ランジスタ
を負荷として接続したので、外部負荷容量の影替を少な
くして精度よくオープンドレイン出力のＭＯＳ）ランジ
スタの特性を測定Ｔることができる。
は、オープンドレイン出力ＭＯ８）ランソスタのドレイ
ン側に、そのオープンドレイン出力ＭＯ８）ランジスタ
と入力を共通にした反対チャネルのＭＯＳ）ランジスタ
を負荷として接続したので、外部負荷容量の影替を少な
くして精度よくオープンドレイン出力のＭＯＳ）ランジ
スタの特性を測定Ｔることができる。
第１図は従来のオープンドレイン出力ＭＯ８）ランノス
タの特性測定方法を説明するための回路図、第２図は第
１図の回路における入出カ波形曲、第３図はこの発明の
半導体装置の試験方法の一実施例をＨ！ｌ？、ＢＪ４す
るための回路図である。 １１・・・オープンドレモン出力ＰチャネルＭＯＳトラ
ンソスタ、１５・・・ＮチャネルＭＯ８）ランＶスタ、
１７・・・外部負荷容量。 特許出願人 沖電気工業株式会社 牙 ２ 図
タの特性測定方法を説明するための回路図、第２図は第
１図の回路における入出カ波形曲、第３図はこの発明の
半導体装置の試験方法の一実施例をＨ！ｌ？、ＢＪ４す
るための回路図である。 １１・・・オープンドレモン出力ＰチャネルＭＯＳトラ
ンソスタ、１５・・・ＮチャネルＭＯ８）ランＶスタ、
１７・・・外部負荷容量。 特許出願人 沖電気工業株式会社 牙 ２ 図
Claims (1)
- オープンドレイン出力ＭＯ８）ランソスタのドレイン側
に負荷を接続し、その状態でオープンドレイン出力ＭＯ
５）ランジスタを動作させ、その時の出力波形からオー
プンドレイン出力ＭＯ８）ランソスタの特性ヲ御］定す
る半導体装置の試験方法において、前記負荷として、前
記オープンドレイン出力ＭＯ８）ランソスタと入力を共
通にした反対チャネルのＭＯＳ）ランジスタを用いたこ
とを特徴とする半導体装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10380082A JPS58221174A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10380082A JPS58221174A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58221174A true JPS58221174A (ja) | 1983-12-22 |
| JPS6356505B2 JPS6356505B2 (ja) | 1988-11-08 |
Family
ID=14363467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10380082A Granted JPS58221174A (ja) | 1982-06-18 | 1982-06-18 | 半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58221174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005508009A (ja) * | 2001-11-09 | 2005-03-24 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | 半導体回路要素の欠陥検出方法および回路と、電子式制動力コントローラとドライビングダイナミクスコントローラにおける回路の使用 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394567U (ja) * | 1976-12-29 | 1978-08-01 |
-
1982
- 1982-06-18 JP JP10380082A patent/JPS58221174A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394567U (ja) * | 1976-12-29 | 1978-08-01 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005508009A (ja) * | 2001-11-09 | 2005-03-24 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | 半導体回路要素の欠陥検出方法および回路と、電子式制動力コントローラとドライビングダイナミクスコントローラにおける回路の使用 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6356505B2 (ja) | 1988-11-08 |
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