JPS58218285A

JPS58218285A - クロツクパルス発生装置

Info

Publication number: JPS58218285A
Application number: JP57092343A
Authority: JP
Inventors: Tetsuo Inose; 猪瀬　哲男
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1982-05-31
Filing date: 1982-05-31
Publication date: 1983-12-19
Also published as: JPS6254272B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、パケット伝送により送られてくる情報の各情
報ビットを取り出すために用いられるクロックパルスの
発生装置に関する。特に本発明はパケット伝送情報の各
情報ビットに自動的に位相合せされたクロックパルスを
発生するクロックパルス発生装置に関する。

パケット伝送は、各種の情報をブロック伝送することに
より伝送精度および伝送効率を高めだものであり、例え
ばテレビジョン文字多重放送方式においては文字信号の
伝送に利用されている。この場合、テレビジョン文字多
重放送方式は文字信号（図形も含む）を複合映像信号の
垂直帰線期間における複数ラインに多重化してパケット
伝送するものであり、受信側においてはパケット伝送に
テ・：より送られてきた文字信号を順次メモリに書き込：：。

み、テレビジョン受像機の水平および垂直走査に同期し
た周期でメモリ情報を読み出してテレビジョン受像機の
画面に表示するものである。したがって、文字情報が多
重化されたカラー複合映像信゛けは、例えば第１図にそ
の１水平走査期間を示すように、水平同期信号Ｈ８，カ
ラーノく−スト信号ＣＢに続いて例えば２９６ビツトの
文字信号が送られてくるように構成されている。そして
、この文字信号Ｃ８は走り込み基準信号ＲＩと情報デー
タＩＤとからなり、走り込み基準信号ＲＩは第２図にそ
の拡大図を示すように２．８６ＭＨｚの１６ビツトパル
スによって構成されており、情報データＩＤは走り込み
基準信号ＲＩにおけるノ（ルス周期に同期した５、７３
ＭＨ２のビットレートを有する非ゼロもどり法（Ｎ−Ｒ
Ｚ）により表わされる信号となっている。

したがって、このように構成された文字信号ａＳの受信
処理に際しては、文字情報受信機の内置じに文字信号Ｏ
８の各ビットに位相およびレートが−ｉするクロックパ
ルスを発生するクロックツくルス発生装置を設け、この
クロックツくルスを用いて文字信号ａＳをサンプリング
することにより情報データＩＤの各情報ビットを取り出
している。この場合、クロックパルス発生装置は、文字
信号ａＳから分離して取り出した２、８６ＭＨ２の走り
込み基準信号Ｒ工を入力として引き込み発振を行なうこ
とにより、はぼｌ水平走査期間にわたって発振を持続す
る発振回路が用いられており、これによって発生される
クロックパルスの位相およびレートを文字信号Ｃ８の各
ビットに一致させている。

しかしながら、上記構成によるクロックツくルス発生装
置は、文字信号Ｃ８の冒頭部分においてのみ送られてく
る走り込み基準信号Ｒ工に引き込まれて発振を持続する
発振回路を利用したものであるために、発生されるクロ
ックツ（ルスの周期および位相は一時的な走シ込み基準
信号Ｒ工によって一義的に決定されることになる。その
結果、何らかの原因によって文字信号Ｃ８の位相が変化
すると、文字信号ａＳの各ビットに対するサンプリング
用クロックパルスの位相がずれて正確な信号処理が行な
えな欠なる問題を有している。

本発明による目的は、）くケラト伝送により送られてく
る情報信号の情報ビットが何らかの原因によって位相変
動したとしても、常に位相同期したクロックパルスが得
られるクロックパルス発生装置を提供する点にある。

このような目的を達成するだめに本発明によるクロック
パルス発生装置は、パケット伝送により送られてくる情
報信号の各情報ビットの位相に対応して発生されるクロ
ックパルスの位相を自動調整するように構成したもので
ある。以下、本発明を実施例図面に従って説明する。

第３図は本発明によるクロックパルス発生装置の一実施
例を示す回路図であって、特に文字多重放送用のテレビ
ジョン受像機に適用した場合を例示する。同図において
１、はパケット伝送により送られてくる情報信号として
の文字信号ｃｓ４人力とし、この文字信号Ｃ８の各ビッ
ト信号のエツジ、すなわち前縁と後縁を検出して一定パ
ルス幅のサランプリングパルスＳＰを発生する第１エツジ検出回路で
あ・て、文字信号。、ｅ’−ｉ４微分する・・デ・す２
と抵抗３とからなる第１微分回路４と、インバータ５に
よって反転された文字信号Ｃ８を微分するコンデンサ６
と抵抗６とからなる第２微分回路８と、第１、第２微分
回路４，８の出力をそれぞれ入力とするオアゲート９と
によって構成される。

ｌＯは位相判別回路を構成するＤタイプのフＩＪ　、７
プフロツプ回路であって、第１エツジ検出回路ｌから発
生されるサンプリングパルスＳＰをクロック入力ＯＫと
するとともに、後述の第２シフトレジスター６２から出
力されるクロックパルスＣＰを入力りとしており、サン
プリングパルスＳＰの前縁に対しクロックパルスＣＰの
遅れのときには出力Ｑを”Ｈｌとし、逆に進みのときに
は出力可を“Ｈ”とする出力を発生する。１１は第１エ
ツジ検出回路１から発生されるサンプリングパルスＳＰ
をクロック人力Ｃ，にとする例えば５ビツトのアップダ
ウンカウンタで、フリ：ニップフロップ回路１０の出力
Ｑをアップモードの制御入力ＵＰとするとともに、□ 出力可をダウンモートニアの制御入力ＤＵとしている。

ｌまた、このアップダウンカウンター１はそのプリセット
入力ＰＲに複合映像信号から分離したパケット伝送にお
ける信号送出開始信号としての水平同期信号Ｈ８を入力
としている。したがって、アップダウンカウンタ１１は
この水平同期信号Ｈｅが供給される毎に所定値にプリセ
ットされるものであり、ここでは例えばフルカウント値
「３２」のほぼ１／２である［１５］にセットされる。

１２はアップダウンカウンタ１１のカウント出力ＱＡ〜
ＱＥに対応した第１シフトクロンクＢ’Ｃ（１）と第２
シフトクロツクＳ　Ｃ（２）を発生するシフトクロック
発生回路であって、ラッチ回路１３１と第１および第２
デジタル・アナログ変換回路（以下Ｄ／Ａ変換回路１３
１と称す）１：３２．１３３と、第１の発振周波数を有
する第１シフトクロツクＳ（！　（１１を発生する第１
電圧制御型可変周波数発屈器１４１（以下第１　ＶＣＯ
１４１と称す）と、第１の周波数よりも高い第２の周波
数を有する第２シフトクロツクＳ　Ｏ（２）を発生する
第２亀圧制御型可変周波数発振器１４２（以下第２　Ｖ
Ｃ！０１４２と称する）とによって構成される。ラッチ
回路１３１はアップダウンカウンタ１１のカウント出力
を取り込み、後述のパルス作成回路１８から供給される
サンプリングパルスＳＰをロードパルスとして入力し、
上記カウント出力の値を保持する。したがつて、保持し
たカウント値はパルス作成回路１８からサンプリングパ
ルスｓｐが供給される毎に更新される。また、サンプリ
ング−パルスＳＰに代わって作成されるホールドパルス
ＨＰがパルス作成回路１８から供給されることによって
、ランチ回路１３１は上述の更新を停止するとともに、
一定値を保持する。第１　Ｄ／Ａ変換回路１３２はこの
ラッチ回路１３１から与えられるカウント値に応じて所
定の第１アナログ出力を生成する。この第１アナログ出
力は次段の第１　ＶＯＯ１４１に周波数制御用の電圧と
して与えられる。一方、第２　Ｄ／Ａ変換回路１３３は
アップダウンカウンタ１１のカウント出力を直接取り込
み、このカウント値に応じて所定の第２アナログ出力を
生成する。この第２アナログ出力は次段の第２ｖＣＯ１
４２に周波数制御用の電圧として与えられる。１５はパ
ケット伝送により送られてくる情報信号としての文字信
号Ｃ８の基本ビットレートと一致する５、７３ＭＨ２の
原クロツクパルスＯＣＰを発生する原クロツク発振器で
ある。１６１は原クロツクパルスＯＣＰを入力とし、シ
フトクロック発主回路１２から供給される第１シフトク
ロツクＳｏ’（１）をドライブパルスとして、原クロツ
クパルスＯＣＰを順次シフトした後に出力端子ＯＵＴか
ら次段の第２シフトレジスター６２へ供給する第１シフ
トレジスタである。この第１シフトレジスター６１は結
果的に、シフトクロック発生回路１２から供給される第
１７フドクロツクＳ　Ｏ（１）に対応して、出力端子２
０から送出されるクロックパルスＣＰの位相を可変する
。同様に第２シフトレジスター６２もまた、シフトクロ
ック発生回路１２かも供給される第２シフトクロツクＳ
　Ｃ！　（２＋に対応して、出力端子２０から送出され
るクロックパルスＣＰの位相を可変する。したがって、
第１および第２シフトレジスター６１，１６２は第１卦
よび第２　ＶＣＯ１４１，１４２よυ与えられる第１、
第２：シフトクロソク５Ｃ（１）。

１ｓｃ４２）のそれぞれの周波数変化に応じて、クロッ：
′円。

クバルスＯＰＫ対してそ″ｔｈ□違延量を可変する。こ
こでは第２　ＶＯＯ１４２は第１　ＶＣ０１４１よりも
高い周波数で変化するようあらかじめ設定しているから
、第１シフトレジスター６１の遅延量の変化はいわゆる
粗調整となり、第２シフトレジスタ１６２の遅延量の変
化は微調整となる。

ここで、１７は位相判別回路すなわちフリップフロップ
回路１０の出力の前縁を検出する第２エツジ検出回路で
、コンデンサ１７１と抵抗１７２により形成される第３
微分回路１７３と、コンデンサ１７４と抵抗１７５によ
り形成される第４微分回路１７６と、オアゲート１７８
とによって構成される。この第３微分回路１７３は位相
判別回路を形成するフリップフロップ回路１０の出力Ｑ
が’Ｈ”に反転するときのエツジを検出し、第４微分回
路１７６は出力可が１Ｈ“に反転するときのエツジを検
出する。この第３、第４微分回路１７３，１７６の両川
力は、それぞれオアゲート１７８を介してパルス作成回
路１８へ供給される。パルス、′作成回路１８はクリッ
プフロップ回路１８１とアートゲート１８２とによ多構
成され？　　）る。フリップフロ２１１回路１８１は上述のオアゲート
１７８の出力をクロック入力として端子ＣＫに受け、端
子１９２よシ供給される水平同期信号Ｈ８をクリア信号
として端子Ｃ１，Ｈに受ける。また、その出力可はアン
ドゲート１８２のゲートの開閉を制（２）する。このア
ンドゲート１８２は、すでに述べた第１エツジ検出回路
１より出力されるサンプリングパルスＳＰが常に供給さ
れ、このサンプリングパルスＳＰをゲートの開閉に応じ
て出力する。すでに述べたように、このサンプリングパ
ルスｓｐはラッチ回路１３１のロードパルスとして用い
られる。まだ、アンドゲート１８２の出力端は、ゲート
が閉じられることによってサンプリングパルスＳＰを出
力しないときには、ホールドパルスＨＰとしてＩＩＬ″
に維持される。

ところで、アップダウンカウンタ１１は複合映像信号を
分離して取り出した水平同期信号Ｈｅが供給される毎に
、あらかじめ定められたフルカウント値「３２」に対す
る中央のプリセット値「１５」にセットされており、文
字信号Ｃ８が供給されない状態では、すでに述べたよう
にこのアンプダウンカウンタ１１からプリセット値「１
５」が出力される。

したがって、第１および第２　Ｄ／Ａ変換回路１３２゜
１３３はアップダウンカウンタ１１から出力されるプリ
セット値「１５」を対応するアナログ値に変換した第１
および第２アナログ出力としての電圧を出力する。いい
かえればこのときのラッチ回路１３，１には上述のホー
ルドパルスＨＰが与えられていないから、第１および第
２　Ｄ／Ａ変換回路１３２，１３３には同じカウント出
力の値が与えられる。したがって、第１　ＶＣＯ１４１
は第ｉ　Ｄ／Ａ変換回路１３２から供給される電圧値に
対応した周波数の第１シフトクロツクＳ　Ｃ！　（１）
を発生する。その結果、第１シフトレジスタ１６１は、
原クロツクパルスＯＣＰを第１シフトクロツクＳ　（：
’　（１）の周波数に対応して順次シフトする。同様に
第２シフトレジスタ１６２も第２′■Ｃ６１４２によっ
て原クロツクパルスをさらにシフトする。このとき、第
１シフトクロツクｓ　ｃ　（１）によるシフトは原クロ
ツクパルスｏＣＰの位相をほぼ半周期遅延した後に第２
シフトレジスタ１６２へ出力されるよう設定されている
。

次に、第１エツジ検出回路１に第４図（ａ）に示す文字
信号ａＳが供給されると、第１エツジ検出回路１は第１
微分回路４を構成するコンデンサ２と抵抗３が文字信号
Ｃ８を微分し、また第２微分回路８を構成するコンデン
サ６と抵抗７がインバータ５を介して供給される文字信
号ＣＢを微分する。

このようにして微分された第１、第２微分回路４゜８の
出力信号はオアゲート９を介して散り出すことにより、
その正極性出力のみが第４図（ｂ）に示すように引き出
される。これは文字信号Ｏ８の各ビットにおけるエツジ
部分に同期した一定パルス幅のサンプリングパルスＳＰ
として引き出される。

このようにして発生されたサンプリングパルスＳＰは、
位相判別回路を構成するフリップフロップ回路１０にお
いて出力端子２０から引き出されるクロックパルスＣＰ
との位相関係が判別される。

つまり、文字信号Ｃ８の各ビット信号をサンプリフ　：
ｆｔ　；Ｅ＝　Ｋ　！　４　”Ａいｌ　ｏ　ｙ；　／＜
／ｌ／２　ＣＰ。ヶ。

・：。

は、第４図（Ｃ）に示すようにそめ前縁が文字信号Ｃ８
− を構成する各ビットの中央部分に位置する場合であって
、これをフリップフロップ回路１０によって判別する。

ここで、クロックパルスＣＰは文字信号Ｃ８の基本ビッ
ト周期に対して１／２に設定されているだめに、クロッ
クパルスＣＰＯ前縁が文字信号Ｃ８の各ビットの中央に
位置する場合には、サンプリングパルスＳＰＯ前縁がク
ロックパルスＣＰの後縁に一致した状態で位相同期がと
られる。しだがって、サンプリングパルスＳＰをクロッ
ク入力ＯＫとし、クロックパルスＯＦを入力りとするＤ
タイプのフリップフロップ回路１０は、クロックパルス
ＣＰの後縁がサンプリングパルスＳＰＯ前縁に一致した
状態に位相同期されると、不安定な状態となって出力Ｑ
および可のいずれかが”ｎｌとなる。

以下、例えば出力可が”Ｈ“となつた場合について説明
する。この場合にはアップダウンカウンター１がダウン
モードにセットされ、サンプリングパルスｓｐをカウン
トしてカウント値がプリセント（値［１５］から「１４」に下降する。その結果、第２゛
、。

Ｄ／Ａ変換回路１３３から゛送出される第２アナログ出
力は、アップダウンカウンター１の１カウント下降に対
応して低下された電圧が送出されることになる。このよ
うにして、第２　Ｄ／Ａ変換回路１３３の出、　　力値
が低下すると、これに伴って第２　ＶＯＯ１４２から出
力される第２シフトクロツクＳ　Ｏ（２）の周波数が下
げられることになる。一方、第１　ＶＣ！０１４１はす
でに毬べたようにラッチ回路１３１にホールドパルスＨ
Ｐが与えられていないことから、上述の第２　ＶＣ！０
１４２と同様に、第１　Ｄ／Ａ変換回路１３２ノ出力値
がそのまま与えられる。したがって、第１シフトクロツ
クｓ　ｃ　（１）の周波数が下げられると同時に、第２
シフトクロツクＳ　Ｏ（２）の周波数も下げられる。こ
のとき、第２　ＶＣＯ１４２の周波数は第１ｖｃｏ　１
４１の周波数よりも高く設定しであるため、アップダウ
ンカウンタ１１の１カウント当りのシフトクロックの周
波数の下げ幅は第１シフトクロン、ｌ’、５ｏ（１）に
比べて第２シフトクロツクｓ　ｃ　（２）の方が小さく
なる。その結果、原クロツクパルスＯＣＰはもっばら第
１シフトレジスタ１６１によってその位相が大きく変化
され、ここでは出力端子２０の最終段までのシフト時間
が長くなる。これに伴って出力端子２０に発生されるク
ロックパルスＣＰの位相は前回のクロックパルスＣＰに
対してアップダウンカウンタ１１の１力ウントダウン分
だけ遅らされる。そして、次のサンプリングパルスｓｐ
が供給されると、フリップフロップ回路１０においてク
ロックパルスＣＰとの位相関係が判別される。この場合
、第１シフトレジスタ１６１による遅延量が第２シフト
レジスタ１６２のそれよりも大きいため、原クロツクパ
ルスＯＣＰは第１シフトレジスタ１６１の遅延量によっ
て先ず、クロックパルスＣＰのｌＨ″期間にサンプリン
グパルスｓｐが発生されるタイミングに遅延される。こ
れに伴なって、フリップフロップ回路１０の出力Ｑが１
Ｈ”となってアップダウンカウンタ１１がアップモード
にキットされる。同時に、第２エツジ検出回路１７の第
３微分回路１７３はこのフリップフロップ回■烙１０の
出力Ｑの反転を検出し、パルス作成回路１８のフＩ７７
プフロツプ回路１８１をセットする。したがって、アン
ドゲート１８２のゲートは閉じられ、ラッチ回路−１３
１にはこれまでアンドゲート１８２を通過して与えられ
ていたロートスパルス、としてのサンプリングパルスｓ
ｐの供給が遮断され、同時に、“Ｌ′のホルドバルスＨ
Ｐが与えられる。その結果、第１ＶＣＯ１４１はこれに
与えられる制御電圧がアップダウンカウンタ１１のカウ
ント出力の変化に関係なく固定され、その発娠周波数も
固定される。一方、アップダウンカウンタ１１はサンプ
リイブパルスＳＰによってアップカウントされて再び「
１５」となる。

しかしこのとき、サンプリングパルスｓｐの前縁とｍｌ
シフトレジスタ１６１の出力パルスの後縁の位相が一致
するから、原クロツクパルスＯＣＰは第２シフトレジス
タ１６２によってもっばらその位相が変化され、さらに
クロックパルスＣＰの位相は遅らされる。そして、クロ
ックパルスＯＰの後縁とすしブリングパルスＳＰＯ前縁
の位相がわずかに変動する。このときの位相変動は極め
て少ないもので一用上問題にぽ□ならない。その結果、
り。ックパ７．え。アは、−シ）：７・す、グパヤユ。

１つまり外部入力信号として′の文字信号ａＳに位相合
せされて出力端子２０から引き出される。

次に伺ら゛かの原因で文字信号Ｃ８の位相が進んで、ク
ロックパルスＣＰの位相が第４図（ｄ）に示すように大
きく遅れた場合について説明する。この場合、Ｄタイプ
のフリップフロップ回路１０の出力Ｑが”Ｈ”となって
、アップダウンカウンタ１１がアップモードにセットさ
れる。その結果、サンプリングパルスＳＰの発生毎にア
ップダウンカウンタ１１が順次アップカウントされるこ
とになり、カウント値が１カウント上がる毎にシフトク
ロック発生回路１２から発生される第１、第２シフトク
ロツクＳ　Ｃ（１）　、　（２）の周期が１力ウントア
ツプ分だけ短くなる。また、これに伴って第１、第２シ
フトレジスタ１６１　、１６２の最上位出力端までのシ
フト時間が１ステツプごとに短縮されて発生され、クロ
ックパルスＣＰの位相が進められる。このとき、第１シ
フトレジスタ１６１によるシフト時間は第２シフトレジ
スタ１品による場合よりも大きいから、サンプリングパ
ルスｓｐの前縁を見つけ出すまでのアップダウン力らン
月１のカウントステップは第２シフトレジスタ１６２よ
りも第１シフトレジスタ１６１の方が少ない。その結果
、第１シフトレジスタ１６１は原クロツクパルスＯＣＰ
がサンプリングパルスの前縁を見つけ出すまでの粗の位
相調整を行なうこととなる。そして、こめ粗調整が終了
したことを第２エツジ検出回路１７で検知すると、以後
第２ンフトレジスタ１６１による微調整に入る。

第１および第２シフトレジスタ１６１，１６２はこのよ
うな動作をサンプリングパルスＳＰの発生毎に行＼　　
なうことにより、クロックパルスＣＰの位相が順ゝ　　
次進められて第４図（Ｃ）に示すようにサンプリングパ
ルスＳＰに一致させる。そして、このサンプリングパル
スＳＰＯ前縁とクロックパルスＣＰの後縁が一致した後
においては、上述したようにアップダウンカウンタ１１
がサンプリングパルスＳＰが入力される毎にアップダウ
ン動作を交互に繰返すことになり、これによってクロッ
クパルスＣＰがサンプリングパルスＳＰに自動的に位相
調整される。

次に、何らかの原因によって文字信号ａＳの位相が遅れ
て、クロックパルスＣＰの位相が第４図（ｅ）に示すよ
うに大きく進む場合について説明する。

この場合、サンプリングパルスＳＰの発生時にフリップ
フロップ回路１０の出力司がＨ″となって、アップダウ
ンカウンタ１１がダウンモードにセットされる。その結
果、サンプリングパルスＳＰの発生毎にアップダウンカ
ウンタ１１が順次ダウンカウントされることになり、カ
ウント値が１カウント下がる毎にシフトクロック発生回
路１２から発生される第１および第２シフトクロツクＳ
　Ｃ’（１）　、　（２）の周期が伸ばされ、第１およ
び第２シフトレジスタ１６１．１６２から発生されるク
ロックパルスＣ’Ｐの位相が遅らされて自動的に粗およ
び微調整による位相合せが行なわれる。

以上のような動作を文字信号Ｃ８の位相の進みあるいは
遅れに応じて、水平同期信号Ｈｅが発生される毎に、ア
ップダウンカウンタ１１およびフリップフロップ回路１
８１をプリセント並びにクリアしながら順次繰り返され
る。

″なお、シフトクロック発生回路１２は、アップダウン
カウンタ１１の最大カウント値によって第１および第２
シフトレジスタ１６１，１６２から出力されるクロック
パルスＣＰの位相をほぼ１周期にわだりて可変できるよ
うに構成されている。

以上説明したように、本発明によるクロックパルス発生
装置は、クロック発振器から出力される原クロツクパル
スを第１および第２のシフトレジスタを介してクロック
パルスとして引き出し、パケット伝送により送られてく
る情報の各情報ビットに対する上記クロックパルスの位
相差を求め、この位相差に応じて第１および第２シフト
レジスタをドライブするシフトクロックパルスの周期を
可変して、終局的に上記第１、第２シフトレジスタから
引き出されるクロックパルスの位相を可変する。したが
って、本発明によればクロックパルスの位相を常にパケ
ット伝送により送られてくる情報の各情報ビットに一致
させることができる優れた効果を有する。また、本発明
によれば、粗および微調整を行なうことによシ位相合せ
の時間がより早く可能となる。　　　、（・

【図面の簡単な説明】

第１図はパケット伝送される文字信号が多重化された複
合映像信号を示す波形図、第２図は第１図に示す文字信
号の拡大波形図、第３図は本発明によるクロックパルス
発生装置の一実施例回路図、第４図（ａ）〜（ｅ）およ
び第５図（ａ）〜（ｄ）は第３図の各部動作波形図であ
る。 ■・・・第１エツジ検中回路、１０・・・フリップフロ
ッグ回路、１１・・・アップダウンカウンタ、１２・・
・シフトクロック発生回路、１３１・・・ラッチ回路、
１３２・・・第１デジタル・アナログ変換回路、１５・
・・クロック発振器、１３３・・・第２デジタル・アナ
ログ変換回路、１８・・・パルス作成面路、１４１・・
・第１電圧制御型可変周波数発振器、１４２・・・第２
電圧制御型可変周波数発振器、１６１・・・第１シフト
レジスタ、１６２・・・第２シフトレジスタ、１７・・
・第２エツジ検出回路、１８１・・・フリップフロップ
回路、１８２・・・アンドゲート払１

Claims

【特許請求の範囲】パケット伝送により送られてくる情報信号の各情報ビッ
トの取り出し処理に用いられるクロックパルスを発生す
るクロックパルス発生装置でアラて、前記情報信号の各情報ビットのエツジを検出してサンプ
リングパルスを発生する第１のエツジ検出回路と、前記パケット伝送の開始を示す伝送開始信号によってあ
らかじめ定められた所定値がセットされ、前記サンプリ
ングパルスをカウント入力とするアップダウンカウンタ
と、このアンプダウンカウンタのカウント出力を保持するラ
ッチ回路と、とのラッチ回路で保持されたカウント値に応じて所定の
第１アナログ出力を生成する第１デジタル・アナログ変
換回路と、前記アップダウンカウンタのカウント出力を直接入力し
、このカウント出力値に応じて所定の第２アナログ出力
を生成する第２デジタル・アナログ変換回路と、前記第１デジタル・アナログ変換回路から出力される第
１アナグ出力値に応じて発振周波数が可変される第１電
圧制御型可変周波数発振器と、前記第２デジタル・アナ
ログ変換回路から出力される第２アナログ出力値に応じ
て、前記第１・電圧制御型可変周波数発振器の発振周波
数よりも高い発振数が可変される第２電圧制御型町変周
波数発振器と、前記情報信号の基本ビットレートに一致した周波数を有
する原クロツクパルスを発生するクロック発振器と、前記原クロツクパルスを入力とし、前記第１電圧制呻型
可変周波数発振器から供給される発振出力によってシフ
ト駆動される第１シフトレジスタと、この第１シフトレジスタの出力を入力とし、前配糖２電
圧制御型可変周波数発撮器から供給される発振出力によ
ってシフト駆動される第２シフトレジスタと、前記第１エツジ検出回路から出力されるサンプリングパ
ルスの前縁に対し、前記第１シフトレジスタから出力さ
れるパルスの後縁の位相が進みか遅れかを判別し、この
パルスが進み位相の場合には前記アップダウンカウンタ
をアップモードに制御し、遅れ位相の場合には前記アッ
プダウンカウンタをダウンモードに制御する位相判別回
路と、この位相判別回路の前記モードの変化点を検出す
る第２エツジ検出回路と、前記情報信号の情報ビットごとに前記ラッチ回路が保持
するカウント値を一新するように、前記第１エツジ検出
回路から出力されるサンプリングパルスを前記ランチ回
路ヘワードノくルスとして供給し、前記第２エツジ検出
１路の出力が与えられることによって前記ロートノくル
スの供給を遮断するパルス作成回路とを備えてなるクロ
ノクツ（ルス発生装置。