JPS63199587A - 高品位テレビ受像機のクロツク同期化回路 - Google Patents
高品位テレビ受像機のクロツク同期化回路Info
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- JPS63199587A JPS63199587A JP62031749A JP3174987A JPS63199587A JP S63199587 A JPS63199587 A JP S63199587A JP 62031749 A JP62031749 A JP 62031749A JP 3174987 A JP3174987 A JP 3174987A JP S63199587 A JPS63199587 A JP S63199587A
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- 238000001514 detection method Methods 0.000 claims abstract description 20
- 230000001360 synchronised effect Effects 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 1
- 241000252164 Elopidae Species 0.000 description 1
- 235000002756 Erythrina berteroana Nutrition 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ビ］ 産業上の利用分野
本発明ｇ−１、ｒ：ｃｘエンコードされ且つ多ＴＬｔ、
２？ンプル処理により帯域圧縮された？！ＩＪ昂区テレ
ビ値号（以下、ＨＤ、ＴＶ消号といプ）ｔ−受信するテ
レビ受像ａＶＣ使用されるクロック同期化回路に関する
。
２？ンプル処理により帯域圧縮された？！ＩＪ昂区テレ
ビ値号（以下、ＨＤ、ＴＶ消号といプ）ｔ−受信するテ
レビ受像ａＶＣ使用されるクロック同期化回路に関する
。
に）従来の技術
Ｎ１（ＫＫよって提案された序述の高品位テレビ受像機
では、人力されるＨｌ）、ＴＶ信号にし１期した各植パ
ルスを必要とするため、それらの作成源となる基準りａ
ツク信号用の町変制御宛撮器（以下、ＶＣＯという］を
上記ＨＤ、ＴＶ信号中の水平同期信号１ｆｃ１５！用し
てＰ Ｉ、 Ｌ ！ＩＪ御すると共に、七のＰＬＩ、回
路の同期脱れ時に、該ＰＬＩ、回路内の分周１ｇｌ路に
メゾして、）ＩＤ、ＴＶ信号中のフレーム同期信号中の
検出出力でリセツｌかＣするＬりにしている。
では、人力されるＨｌ）、ＴＶ信号にし１期した各植パ
ルスを必要とするため、それらの作成源となる基準りａ
ツク信号用の町変制御宛撮器（以下、ＶＣＯという］を
上記ＨＤ、ＴＶ信号中の水平同期信号１ｆｃ１５！用し
てＰ Ｉ、 Ｌ ！ＩＪ御すると共に、七のＰＬＩ、回
路の同期脱れ時に、該ＰＬＩ、回路内の分周１ｇｌ路に
メゾして、）ＩＤ、ＴＶ信号中のフレーム同期信号中の
検出出力でリセツｌかＣするＬりにしている。
すなわち第５図は、ｒｌＱ８５年テレビジョン字会全国
大会予＋１４来１３−１６に’ＭＵ、ｌＣ受信慣用のク
ロック同期ＩＢＪ＠“として提案された叙上（Ｄｒｌｒ
Ｊ８１１Ｅ米の同期化口路金簡略化して示したもので６
９１この回路に大別してＰＬ、Ｌｕｉ糸（１７とリセッ
トＬｇｉＩ＠系（２）から構成されている。
大会予＋１４来１３−１６に’ＭＵ、ｌＣ受信慣用のク
ロック同期ＩＢＪ＠“として提案された叙上（Ｄｒｌｒ
Ｊ８１１Ｅ米の同期化口路金簡略化して示したもので６
９１この回路に大別してＰＬ、Ｌｕｉ糸（１７とリセッ
トＬｇｉＩ＠系（２）から構成されている。
５ＩＩＩ紀ＰＬＬ回路系（１）ｒＣｓ晶準クロりク信号
発先住（Ｄ６４８ＭＭｚｃＤＶＣＯ（７）と、そＣ１刀
Ｉｎ”周してＰｇ部水平向同期ルス（以下、ＨＤｌパル
スいり）を作成する第１分周開路（８）と、その内部）
ＩＤハルス’ｔ ７ｊ（Ｑ人力（！： Ｌ／、ｋｉ
Ｄ −ＴＶ１Ｈ号ｔ８ビット並タＩｌθデジタル信号に
変換するＡ／Ｄ変洪変換（３）の出力を他方の人力とす
る位相比１１２回路＜４）と、その比！２出力七デジタ
ル的に平滑するループフィルタ問と、七〇山刀でアナロ
グ哨１ｉ１４１嶌圧に変換しテ前８ｅ Ｖ Ｃ（Ｊ（７
１ｖＣ印加するＤ／Ａ変換回路（６７ｔ ［見ている。
発先住（Ｄ６４８ＭＭｚｃＤＶＣＯ（７）と、そＣ１刀
Ｉｎ”周してＰｇ部水平向同期ルス（以下、ＨＤｌパル
スいり）を作成する第１分周開路（８）と、その内部）
ＩＤハルス’ｔ ７ｊ（Ｑ人力（！： Ｌ／、ｋｉ
Ｄ −ＴＶ１Ｈ号ｔ８ビット並タＩｌθデジタル信号に
変換するＡ／Ｄ変洪変換（３）の出力を他方の人力とす
る位相比１１２回路＜４）と、その比！２出力七デジタ
ル的に平滑するループフィルタ問と、七〇山刀でアナロ
グ哨１ｉ１４１嶌圧に変換しテ前８ｅ Ｖ Ｃ（Ｊ（７
１ｖＣ印加するＤ／Ａ変換回路（６７ｔ ［見ている。
−１、前記リセット回路系（２）は、前記Ａ／Ｄ変換Ｌ
ｇＩｄ＜３）でデジタルに洪されたＨＤ・ＴＶ信号中の
フレーム同期１１１号を検出してこれに同期したフレー
ム検出パルス（以下、ＦＬ、＜ルスという〕をτ構成す
るフレーム同期信号慣出口路（９）と、ＦｔｒＩ記ＶＣ
Ｏ（７７の出力上分周してＦＥ３＄７レーム向期パル同
期以下、ＦＤパルスといり］を作成する第２分周回路ｕ
ｉｌと、七〇Ｅ’ Ｌｌパルスと前２１にＦＬパルスの
一致・不−玖ｔ＠出する同期状態検出（９）略Ｑｌ）と
、その不−欽慎出出力によりで開放されたとぎに１ＩＦ
ｉａＦ’ＬＩパルスτａｉｌ記ｍｌ第２分周問路（８川
υにリセットパルスこして４えるゲート回路ｕ４と金１
ｆ）ｉＪしている。
ｇＩｄ＜３）でデジタルに洪されたＨＤ・ＴＶ信号中の
フレーム同期１１１号を検出してこれに同期したフレー
ム検出パルス（以下、ＦＬ、＜ルスという〕をτ構成す
るフレーム同期信号慣出口路（９）と、ＦｔｒＩ記ＶＣ
Ｏ（７７の出力上分周してＦＥ３＄７レーム向期パル同
期以下、ＦＤパルスといり］を作成する第２分周回路ｕ
ｉｌと、七〇Ｅ’ Ｌｌパルスと前２１にＦＬパルスの
一致・不−玖ｔ＠出する同期状態検出（９）略Ｑｌ）と
、その不−欽慎出出力によりで開放されたとぎに１ＩＦ
ｉａＦ’ＬＩパルスτａｉｌ記ｍｌ第２分周問路（８川
υにリセットパルスこして４えるゲート回路ｕ４と金１
ｆ）ｉＪしている。
貼る第５図の従来回路は既に工く矧られているので、そ
の動作の１１ｉ細は特に説明しないが、この回路で縞ｌ
第２分周回路＋８）ｔｉｌｌに対して前記ＦＤパル２と
ζｌ Ｌ 、＜ルスの不一致時即ちＦＤパルスの非−同
期時のみジャン）ｔ−かけるエラにしているの１瓜もし
ｒ’ Ｌパルス毎にリセットする工うにした動台には、
ＰＬｌパルス誤検出時に誤ってリセットされてしよりか
らでめる。ま九、第１分ＦＩ４回路（８３のｙセット用
として、ＨＤ・ＴＶｇｉ号から分離した水平向期傷号で
ｒＣなく、罰配ＦＩ、パルスを使用しているのは、周知
のよりにＨＤ−ＴＶ倍信号正極同期盤式となっているの
で、上記水平同期信号を常に正確に検出するのが国難（
映鐵僅号部分を誤つて恒出する虞れがゐるン力為らであ
る。
の動作の１１ｉ細は特に説明しないが、この回路で縞ｌ
第２分周回路＋８）ｔｉｌｌに対して前記ＦＤパル２と
ζｌ Ｌ 、＜ルスの不一致時即ちＦＤパルスの非−同
期時のみジャン）ｔ−かけるエラにしているの１瓜もし
ｒ’ Ｌパルス毎にリセットする工うにした動台には、
ＰＬｌパルス誤検出時に誤ってリセットされてしよりか
らでめる。ま九、第１分ＦＩ４回路（８３のｙセット用
として、ＨＤ・ＴＶｇｉ号から分離した水平向期傷号で
ｒＣなく、罰配ＦＩ、パルスを使用しているのは、周知
のよりにＨＤ−ＴＶ倍信号正極同期盤式となっているの
で、上記水平同期信号を常に正確に検出するのが国難（
映鐵僅号部分を誤つて恒出する虞れがゐるン力為らであ
る。
七９ 発明が解決しようとする問題点
ところで、＃配従米回路では、７レ一ム同期ＩＪＩ号愼
出回路（９７からＦＩ、パルスが出力されなかり几Ｊｉ
ｈ！、即ち、受１ｇ開始直後咎の不安定状態に於いてフ
レーム同期佃号が検出されなかり次場合には、ＰＬＬＬ
ｇｌ路系（ＩＪのスタートタイミングが決まらないので
、Ｌ＆Ｚ相比叔回路＋４７でＨＤｌパルスに’ｌＤ・Ｔ
Ｉ／値号中の水平向ｄ１号部分と正しく位相比較が行な
わｎない。このため、フレーム同期信号が演出されなか
りたときは基準りａツク信号の位相が大きく脱れ、仄に
フレーム同期信号が慣出さｎて正しくｕｚａａツクがか
かるまでに長時間を要するという欠点がめった。
出回路（９７からＦＩ、パルスが出力されなかり几Ｊｉ
ｈ！、即ち、受１ｇ開始直後咎の不安定状態に於いてフ
レーム同期佃号が検出されなかり次場合には、ＰＬＬＬ
ｇｌ路系（ＩＪのスタートタイミングが決まらないので
、Ｌ＆Ｚ相比叔回路＋４７でＨＤｌパルスに’ｌＤ・Ｔ
Ｉ／値号中の水平向ｄ１号部分と正しく位相比較が行な
わｎない。このため、フレーム同期信号が演出されなか
りたときは基準りａツク信号の位相が大きく脱れ、仄に
フレーム同期信号が慣出さｎて正しくｕｚａａツクがか
かるまでに長時間を要するという欠点がめった。
そこで、不発Ｅ！Ａは、フレーム同期信号が検出されて
ＰＬＬ回路系が正規の［相でロックされるまでの時間を
充分に短縮できるようにしたクロック同期１ヒロ踏を提
供することを目的とする。
ＰＬＬ回路系が正規の［相でロックされるまでの時間を
充分に短縮できるようにしたクロック同期１ヒロ踏を提
供することを目的とする。
に）問題点を解決するためυ手段
本発明のりαツク同期化回路では、ＨＤ−ＴＶｉ１号甲
Ｏ丞平同期倶号ｔ−恨出して該同期信号に同期したＨＬ
ｌパルス水平検出パルス）を作成する回路と、ＰＬ、（
ルス（フレーム検出パルス〕の有無を判別する回路と、
この回路にＬりて上１６ＦＬパルスの不存在時に該ＦＬ
パルスに代えて上記ＨＬ、パルスを出力する切換ＬｇＪ
路を設け、この切換回−の出刃パルスｔ−ｉ’ＬＬ回路
系内の分周回路にすｆツｔパルスとして与える工うにし
た。
Ｏ丞平同期倶号ｔ−恨出して該同期信号に同期したＨＬ
ｌパルス水平検出パルス）を作成する回路と、ＰＬ、（
ルス（フレーム検出パルス〕の有無を判別する回路と、
この回路にＬりて上１６ＦＬパルスの不存在時に該ＦＬ
パルスに代えて上記ＨＬ、パルスを出力する切換ＬｇＪ
路を設け、この切換回−の出刃パルスｔ−ｉ’ＬＬ回路
系内の分周回路にすｆツｔパルスとして与える工うにし
た。
（ホ）作用
上記構成に威れは、ＦＬパルスが存在しないときはＨＬ
ｌパルス工つてＰＬＬ回路がリセットされるので、フレ
ーム同期１５号が検出されなかりたとさでもＰＬＬＬｇ
Ｉｗ６系が正規の位相の近傍に口ツクされ、その後の正
規の位相ロック状態への移行がスムーズＶこ行なゎルる
。
ｌパルス工つてＰＬＬ回路がリセットされるので、フレ
ーム同期１５号が検出されなかりたとさでもＰＬＬＬｇ
Ｉｗ６系が正規の位相の近傍に口ツクされ、その後の正
規の位相ロック状態への移行がスムーズＶこ行なゎルる
。
（へ）実施例
第１図は本発明のクロック同期化回路の一実施例を示し
て２り、第５図と同一４成ブロツクには同−図番上付し
てｆｌｉ！曲ｔ−！ｉ略し、新たに追加した部分のみに
ついて説明する。μ３１はＡ／Ｄ変洟回Ｍ （３）から
出力さ扛るデジタルＨＤ・１°ｖｇｉ号中の７ｘ平同期
１ＮｇＫ検出し、この同期信号に同期した水平構出パル
ス（ｆ（Ｌハルスフを作成する水平同期伯号機出回錯、
Ｕ引エフレーム同期信号愼出回路（９）から出力される
Ｆムパルス（フレームＭｌｆｉパルス）〇五無を判別す
るＦＬ、パルス判別回路、αシはそのＦＬパルスの不存
在時の判別出力にＬりて図ボと逆の状！Ｍ４に切換えら
れる切換囲路でるる。８０ち、本大画例では、上記判別
回路Ｉで１フレ一ム期間以上に旦りてＦムパルスが検出
されなかりたとさに、上記切快回路峙に工つてＦＬパル
スに代えてｈＬパルス１ｊｃ４！出し、その）ｉＩ、パ
ルスを第１分Ｐｊ３回路１８）にリセットパルスとして
与えるエリにしたことｔ→値としている。
て２り、第５図と同一４成ブロツクには同−図番上付し
てｆｌｉ！曲ｔ−！ｉ略し、新たに追加した部分のみに
ついて説明する。μ３１はＡ／Ｄ変洟回Ｍ （３）から
出力さ扛るデジタルＨＤ・１°ｖｇｉ号中の７ｘ平同期
１ＮｇＫ検出し、この同期信号に同期した水平構出パル
ス（ｆ（Ｌハルスフを作成する水平同期伯号機出回錯、
Ｕ引エフレーム同期信号愼出回路（９）から出力される
Ｆムパルス（フレームＭｌｆｉパルス）〇五無を判別す
るＦＬ、パルス判別回路、αシはそのＦＬパルスの不存
在時の判別出力にＬりて図ボと逆の状！Ｍ４に切換えら
れる切換囲路でるる。８０ち、本大画例では、上記判別
回路Ｉで１フレ一ム期間以上に旦りてＦムパルスが検出
されなかりたとさに、上記切快回路峙に工つてＦＬパル
スに代えてｈＬパルス１ｊｃ４！出し、その）ｉＩ、パ
ルスを第１分Ｐｊ３回路１８）にリセットパルスとして
与えるエリにしたことｔ→値としている。
第２図は前Ｓａ丞子向助信号検出回路ｕ３の具体的構成
例忙示してνり、この回路ａ３は前記）１０・ＴＶ１ｇ
号ｃＬ）１をングル周期相当の遅延時間ｔＭする＊Ｍｍ
Ｍの６１固ノ遅延ｉｔｉ路（１６１１） 〜（１６ｆ）
と、３個のデジタル減算回路αＤ〜μｌと、その各減算
回路の出力ρふそれぞれ予め設定された所定４１１１囲
の値でるるときに出力を発生するＭ１〜帛３判定回ｗ！
ｒ四〜＠と、それら谷出刃が全て侍らｎたときに出力パ
ルスτ発生する第ｌゲート回路（ハ）と、その出力パル
ス忙ｌ水平期間（ＩＨＪ趙延セ°しめるＩＨ遅延Ｌｇｊ
蹟＠と、その出刃パルスのパルス１娼をＷＩＴ後に拡大
するパルス幅拡大曲路固と、その出力パルスでＨＩＪ把
講ｌゲート回路のの出力パルスｔゲートシて収り出丁帛
２ゲート回路（至）からｍ成されている。
例忙示してνり、この回路ａ３は前記）１０・ＴＶ１ｇ
号ｃＬ）１をングル周期相当の遅延時間ｔＭする＊Ｍｍ
Ｍの６１固ノ遅延ｉｔｉ路（１６１１） 〜（１６ｆ）
と、３個のデジタル減算回路αＤ〜μｌと、その各減算
回路の出力ρふそれぞれ予め設定された所定４１１１囲
の値でるるときに出力を発生するＭ１〜帛３判定回ｗ！
ｒ四〜＠と、それら谷出刃が全て侍らｎたときに出力パ
ルスτ発生する第ｌゲート回路（ハ）と、その出力パル
ス忙ｌ水平期間（ＩＨＪ趙延セ°しめるＩＨ遅延Ｌｇｊ
蹟＠と、その出刃パルスのパルス１娼をＷＩＴ後に拡大
するパルス幅拡大曲路固と、その出力パルスでＨＩＪ把
講ｌゲート回路のの出力パルスｔゲートシて収り出丁帛
２ゲート回路（至）からｍ成されている。
アなわも、）ＩＤ−ＴＶ４イ号中のＸ＋同期信号はアナ
ミグ信号成形で示アと、粛３図（ａＪのｄ ｔ 、８＋
（これ７＆：ｌライン毎Ｖζ文互に繰り返丁）のよりに
なりてい／３ので、このｆ（Ｄ・’：ｒｖｌｆＩ号の隣
り合う２をングリング点間（第３図中にＡ、Ｂ、Ｃで示
アノのレベル濠ｋ（−１Ｌぞ３算出する１５ｇ１第２第
３１１１ｉ、ａ器ｔｔ７１ｕａ（ｔｌｏｅ出力龜がコ（
Ｑ ｍｌに１ｌｌｉ５０，６４゜０で必れば、５Ｆ！ｌ
第２謁３刊に回路（至）＆１ｌ（２）のそれセルから出
刃が発生し、七丁しに基づいて第１ゲート回路ｃ！３１
．パルス幅拡大回路■、第２ゲート回路（至）からｍ４
図（イ）（考（ハ）リパルスが七ｎぞｎ得られ、そのパ
ルス（ハ）が前述したＨＬパルスとして取り出される訳
でのる。
ミグ信号成形で示アと、粛３図（ａＪのｄ ｔ 、８＋
（これ７＆：ｌライン毎Ｖζ文互に繰り返丁）のよりに
なりてい／３ので、このｆ（Ｄ・’：ｒｖｌｆＩ号の隣
り合う２をングリング点間（第３図中にＡ、Ｂ、Ｃで示
アノのレベル濠ｋ（−１Ｌぞ３算出する１５ｇ１第２第
３１１１ｉ、ａ器ｔｔ７１ｕａ（ｔｌｏｅ出力龜がコ（
Ｑ ｍｌに１ｌｌｉ５０，６４゜０で必れば、５Ｆ！ｌ
第２謁３刊に回路（至）＆１ｌ（２）のそれセルから出
刃が発生し、七丁しに基づいて第１ゲート回路ｃ！３１
．パルス幅拡大回路■、第２ゲート回路（至）からｍ４
図（イ）（考（ハ）リパルスが七ｎぞｎ得られ、そのパ
ルス（ハ）が前述したＨＬパルスとして取り出される訳
でのる。
な２、Ｓ４３図（＆）がＨＤ・ＴＶ信号に正確に同期し
た正しいテンブリング位相（図中の白丸）ｒ（、なりで
いるのに対して、１句図（ｂＪ及び（ｅＪはｔングリン
グ位相がずれている一合でる９、これら（ａＪ （ｂＪ
（ＯＪの′４−合によって水平同期−１３号の検出タ
イインク（図中の矢Ｆ：ＪＪ ）が破大ｌｔングル同期
だＣアずれることｙｔなるので、前ｔｃ、 ＨＬパルス
も同等のｕｌ相誤差を生じるが、こｎｒｘｔ＆述のよう
に問題にならない。
た正しいテンブリング位相（図中の白丸）ｒ（、なりで
いるのに対して、１句図（ｂＪ及び（ｅＪはｔングリン
グ位相がずれている一合でる９、これら（ａＪ （ｂＪ
（ＯＪの′４−合によって水平同期−１３号の検出タ
イインク（図中の矢Ｆ：ＪＪ ）が破大ｌｔングル同期
だＣアずれることｙｔなるので、前ｔｃ、 ＨＬパルス
も同等のｕｌ相誤差を生じるが、こｎｒｘｔ＆述のよう
に問題にならない。
さて、このよりＶＣして４１図の水平向期検出囲°路Ｑ
３１力為らに常に：ＨＬパルス（第４図１（ｊ）が発生
しているので、元の説明Ｌ４）如（ＦＬパルスが発生し
なかった場合は、上記）ｉＬパルスによつて＠１分鳩回
路（８；がＩＨに１回ずつリセットされるので、ＰＬＬ
［ｉＪ路系ｔｘｔは）ＩＤ・ＴＶ信号中の水平同期信号
によって位相ロックされる工う動作する。その際、）ｉ
Ｌパルスには前述のよりに若干のα相誤差が生じ、従っ
て、ＰＬＬ１！２１路系（１）は、正確には正規の位相
にロックされないが、少なくともその近傍の位相にロッ
クされるので、その後、ＦＬパルスが発生して該ＦＬパ
ルスで位相ロックがかかるまでの時間が、従来例の１合
よりも大幅に短縮される。
３１力為らに常に：ＨＬパルス（第４図１（ｊ）が発生
しているので、元の説明Ｌ４）如（ＦＬパルスが発生し
なかった場合は、上記）ｉＬパルスによつて＠１分鳩回
路（８；がＩＨに１回ずつリセットされるので、ＰＬＬ
［ｉＪ路系ｔｘｔは）ＩＤ・ＴＶ信号中の水平同期信号
によって位相ロックされる工う動作する。その際、）ｉ
Ｌパルスには前述のよりに若干のα相誤差が生じ、従っ
て、ＰＬＬ１！２１路系（１）は、正確には正規の位相
にロックされないが、少なくともその近傍の位相にロッ
クされるので、その後、ＦＬパルスが発生して該ＦＬパ
ルスで位相ロックがかかるまでの時間が、従来例の１合
よりも大幅に短縮される。
（ト］発明の効果
以上の如く本発明のクロック同期化回路に依ｎば、フレ
ーム同期１１Ｉ号が検出さｎない受信開始直後等の不安
定な状態に於いても、クロック発生剤ＶＣＯｏＰＬＬｔ
！２ｉ路金止しい位相の近傍にロックすることができる
ので、その後、安定状態に移行して正規の位相ロック状
態になるまでの時間上大幅に短縮でさ、高品位テレビ受
鍼成に好適である。
ーム同期１１Ｉ号が検出さｎない受信開始直後等の不安
定な状態に於いても、クロック発生剤ＶＣＯｏＰＬＬｔ
！２ｉ路金止しい位相の近傍にロックすることができる
ので、その後、安定状態に移行して正規の位相ロック状
態になるまでの時間上大幅に短縮でさ、高品位テレビ受
鍼成に好適である。
第１図は本発明のりａツク同期化回路の一実施例上水す
ブロック図、Ｍ２図はその要部の具体的構成例を示すブ
ロック図、第３図はその動作を説明Ｔるための図、第４
図は第２図の要部の信号波形図、４５因は従来のクロッ
ク向期化回路を示すブロック図である。 （１）・・・ＰＬ、Ｌ回路系、（２）・・・リセット回
路系、（８）・・・分局回路、（１３１・・・水平同期
信号構出回路、Ｉ・・・フレーム検出パルス判別回路、
（１５１・・・切換回路。
ブロック図、Ｍ２図はその要部の具体的構成例を示すブ
ロック図、第３図はその動作を説明Ｔるための図、第４
図は第２図の要部の信号波形図、４５因は従来のクロッ
ク向期化回路を示すブロック図である。 （１）・・・ＰＬ、Ｌ回路系、（２）・・・リセット回
路系、（８）・・・分局回路、（１３１・・・水平同期
信号構出回路、Ｉ・・・フレーム検出パルス判別回路、
（１５１・・・切換回路。
Claims (1)
- （１）ＴＣＩエンコードされ且つ多重サブサンプル処理
により帯域圧縮された高品位テレビ信号を受信する受像
機に使用され、クロック発生用の可変制御発振器の出力
を分周して内部水平同期パルス及び内部フレーム同期パ
ルスを作成し、その内部水平同期パルスと前記高品位テ
レビ信号中の水平同期信号の位相比較出力により前記発
振器をＰＬＬ制御すると共に、前記内部フレーム同期パ
ルスと前記高品位テレビ信号中のフレーム同期信号との
一致・不一致を検出し、不一致時に上記高品位テレビ信
号中のフレーム同期信号に同期したフレーム検出パルス
により前記分周動作をリセットするようにしたクロック
同期化回路に於いて、前記高品位テレビ信号中の水平同
期信号を検出して該同期信号に同期した水平検出パルス
を作成する回路と、前記フレーム検出パルスの有無を判
別する回路と、この判別回路によって上記フレーム検出
パルスの不存在時に該フレーム検出パルスに代えて前記
水平検出パルスで前記内部水平同期パルス作成用の分周
回路をリセットするよう切換える回路とを設けたことを
特徴とする高品位テレビ受像機のクロック同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031749A JPS63199587A (ja) | 1987-02-13 | 1987-02-13 | 高品位テレビ受像機のクロツク同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031749A JPS63199587A (ja) | 1987-02-13 | 1987-02-13 | 高品位テレビ受像機のクロツク同期化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63199587A true JPS63199587A (ja) | 1988-08-18 |
Family
ID=12339669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031749A Pending JPS63199587A (ja) | 1987-02-13 | 1987-02-13 | 高品位テレビ受像機のクロツク同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63199587A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0477080A2 (en) * | 1990-09-17 | 1992-03-25 | Canon Kabushiki Kaisha | Data communication apparatus |
| US5153724A (en) * | 1988-10-24 | 1992-10-06 | Matsushita Electric Industrial Co., Ltd. | Video signal switching circuit especially suitable for high definition television receiving |
-
1987
- 1987-02-13 JP JP62031749A patent/JPS63199587A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153724A (en) * | 1988-10-24 | 1992-10-06 | Matsushita Electric Industrial Co., Ltd. | Video signal switching circuit especially suitable for high definition television receiving |
| EP0477080A2 (en) * | 1990-09-17 | 1992-03-25 | Canon Kabushiki Kaisha | Data communication apparatus |
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