JPS5821724B2 - 定電圧回路 - Google Patents
定電圧回路Info
- Publication number
- JPS5821724B2 JPS5821724B2 JP4715977A JP4715977A JPS5821724B2 JP S5821724 B2 JPS5821724 B2 JP S5821724B2 JP 4715977 A JP4715977 A JP 4715977A JP 4715977 A JP4715977 A JP 4715977A JP S5821724 B2 JPS5821724 B2 JP S5821724B2
- Authority
- JP
- Japan
- Prior art keywords
- constant voltage
- voltage circuit
- enhancement type
- transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
本発明はエンハンスメント形ＭＯ８）ランジスタを用い
た簡単な定電圧回路を提供するものである。
た簡単な定電圧回路を提供するものである。
近年、ディジタル回路において集積度が比較的容易に高
く出来、消費電流も少ない利点を有するＣＭＯ８回路が
広く用いられているが、ＣＭＯＳディジタル回路は電源
電圧が高（なると消費電流が急増する欠点を有しており
、このため電源電圧が広範囲に変化する機器などではバ
イポーラ素子によって電源電圧を安定化する必要があっ
た。
く出来、消費電流も少ない利点を有するＣＭＯ８回路が
広く用いられているが、ＣＭＯＳディジタル回路は電源
電圧が高（なると消費電流が急増する欠点を有しており
、このため電源電圧が広範囲に変化する機器などではバ
イポーラ素子によって電源電圧を安定化する必要があっ
た。
また、ディジタル回路部分とアナログ回路部分が共存す
る回路、例えばＰＬＬ（フェイズ・ロックド・ループ）
などではアナログ回路部分の動作を安定にするために電
源電圧を安定化する必要があり、このような場合にはバ
イポーラ素子（トランジスタ・ツェナーダイオードなど
）によって電源電圧の安定化が行なわれていた。
る回路、例えばＰＬＬ（フェイズ・ロックド・ループ）
などではアナログ回路部分の動作を安定にするために電
源電圧を安定化する必要があり、このような場合にはバ
イポーラ素子（トランジスタ・ツェナーダイオードなど
）によって電源電圧の安定化が行なわれていた。
しかしながら、回路にユニポーラ素子（ＭＯＳトランジ
スタ）とバイポーラ素子を混在させると回路をワンチッ
プＩＣ化する場合に、同じＩＣチ・ツブの中にユニポー
ラ素子とバイポーラ素子を形成する必要があり、チップ
の製作上、問題が多かった。
スタ）とバイポーラ素子を混在させると回路をワンチッ
プＩＣ化する場合に、同じＩＣチ・ツブの中にユニポー
ラ素子とバイポーラ素子を形成する必要があり、チップ
の製作上、問題が多かった。
本発明は以上のような問題を解消すべく、ユニポーラ素
子であるエンハンスメント形ＭＯ８）うｉンジスタによ
って簡単な定電圧回路を構成したものである。
子であるエンハンスメント形ＭＯ８）うｉンジスタによ
って簡単な定電圧回路を構成したものである。
第１図は本発明の一実施例における定電圧回路の回路結
線図を示したもので、入力端子１には抵抗２を介してＮ
チャネルエンハンス７７１ＭＯｓトランジスタ３のゲー
トが接続され、前記Ｎチャネルエンハンスメント形ＭＯ
Ｓトランジスタ３のドレインは前記ゲートに接続される
とともに、出力端子４に接続され、前記Ｎチャネルエン
ハンスメント形ＭＯ３）ランジスタのソースは共通入出
力端子５に接続されている。
線図を示したもので、入力端子１には抵抗２を介してＮ
チャネルエンハンス７７１ＭＯｓトランジスタ３のゲー
トが接続され、前記Ｎチャネルエンハンスメント形ＭＯ
Ｓトランジスタ３のドレインは前記ゲートに接続される
とともに、出力端子４に接続され、前記Ｎチャネルエン
ハンスメント形ＭＯ３）ランジスタのソースは共通入出
力端子５に接続されている。
第１図の定電圧回路において、入力端子１と共通入出力
端子５０間に印加される電源電圧ＥＩがＮチャネルエン
ハンスメント形ＭＯ８）ランジスタ３のゲート・ソース
間しきい電圧を越えると、前記Ｎチャネルエンハンスメ
ント形ＭＯＳトランジスタ３には急激にドレイン電流が
流れ、出力端子４と共通入出力端子５の間に現われる出
力電圧Ｅｏはほぼ一定値に保たれる。
端子５０間に印加される電源電圧ＥＩがＮチャネルエン
ハンスメント形ＭＯ８）ランジスタ３のゲート・ソース
間しきい電圧を越えると、前記Ｎチャネルエンハンスメ
ント形ＭＯＳトランジスタ３には急激にドレイン電流が
流れ、出力端子４と共通入出力端子５の間に現われる出
力電圧Ｅｏはほぼ一定値に保たれる。
第２図に示した定電圧回路は出力電圧Ｅｏの安定度をさ
らに向上させるために、Ｎチャネルエンハンスメント形
ＭＯ８）ランジスタ３のドレインを抵抗６を介して同ゲ
ートに接続したもので、前記抵抗６の抵抗値を充分大き
くしたとき、電源電圧Ｅｏの上昇に伴ってゲート電圧も
上昇するのに対して、ドレイン電流の増加によってドレ
イン電圧は下降することを利用したものである。
らに向上させるために、Ｎチャネルエンハンスメント形
ＭＯ８）ランジスタ３のドレインを抵抗６を介して同ゲ
ートに接続したもので、前記抵抗６の抵抗値を充分大き
くしたとき、電源電圧Ｅｏの上昇に伴ってゲート電圧も
上昇するのに対して、ドレイン電流の増加によってドレ
イン電圧は下降することを利用したものである。
ちなみに、第３図は第２図の回路において、抵抗２の抵
抗値ＲＡを１００にΩ、Ｎチャネルエンハンスメント形
ＭＯ８）ランジスタ３にはアナログスイッチ用ＣＭＯ８
Ｉ Ｃ、ＭＳＭ−４０ｉ ６（沖電気工業製）の内部ト
ランジスタを用いて、抵抗６の抵抗値ＲＢを変化させた
ときの、電源電圧Ｅｌの変化に対する出力電圧Ｅｏの変
化のもようを示したものである。
抗値ＲＡを１００にΩ、Ｎチャネルエンハンスメント形
ＭＯ８）ランジスタ３にはアナログスイッチ用ＣＭＯ８
Ｉ Ｃ、ＭＳＭ−４０ｉ ６（沖電気工業製）の内部ト
ランジスタを用いて、抵抗６の抵抗値ＲＢを変化させた
ときの、電源電圧Ｅｌの変化に対する出力電圧Ｅｏの変
化のもようを示したものである。
（実値）。第３図より、第２図の定電圧回路では抵抗２
の抵抗値ＲＡと抵抗６の抵抗値ＲＢの比率を適当に設定
することにより、非常に良好な定電圧特性が得られるこ
とがわかる。
の抵抗値ＲＡと抵抗６の抵抗値ＲＢの比率を適当に設定
することにより、非常に良好な定電圧特性が得られるこ
とがわかる。
さて、第４図に示した定電圧回路は第１図の定電圧回路
のＮチャネルエンハンスメント形ＭＯＳトランジスタ３
にＮチャネルエンハンスメント形ＭＯ８）ランジスタフ
を直列に接続したもので、このように直列多段接続する
ことによって出力電圧ＥＯを大きくすることが出来る。
のＮチャネルエンハンスメント形ＭＯＳトランジスタ３
にＮチャネルエンハンスメント形ＭＯ８）ランジスタフ
を直列に接続したもので、このように直列多段接続する
ことによって出力電圧ＥＯを大きくすることが出来る。
さらに、第５図に示した定電圧回路は第２図の回路の抵
抗６０代わりにゲートが入力端子１に接続されたＮチャ
ネルエンハンスメント形ＭＯＳトランジスタ８のドレイ
ン・ソース間のオン抵抗を利用したもので、回路をＩＣ
のチップ上に構成する場合には第２図の回路よりも、第
５図の回路の方が構成し易くなる。
抗６０代わりにゲートが入力端子１に接続されたＮチャ
ネルエンハンスメント形ＭＯＳトランジスタ８のドレイ
ン・ソース間のオン抵抗を利用したもので、回路をＩＣ
のチップ上に構成する場合には第２図の回路よりも、第
５図の回路の方が構成し易くなる。
また、第６図に示した定電圧回路は第５図の回路の抵抗
２０代わりにゲートがドレインに接続されたＮチャネル
エンハンスメント形ＭＯ８）ランジスタ９のドレイン・
ソース間が挿入されているがこれは前記Ｎチャネルエン
ハンスメントｍｏｓトランジスタ９のドレイン・ソース
間の抵抗を利用したものであり、第５図の回路に比べて
、抵抗素子を全く用いていないため、よりＩＣのチップ
上での構成が容易になる。
２０代わりにゲートがドレインに接続されたＮチャネル
エンハンスメント形ＭＯ８）ランジスタ９のドレイン・
ソース間が挿入されているがこれは前記Ｎチャネルエン
ハンスメントｍｏｓトランジスタ９のドレイン・ソース
間の抵抗を利用したものであり、第５図の回路に比べて
、抵抗素子を全く用いていないため、よりＩＣのチップ
上での構成が容易になる。
さて、第１図、第２図、第４図、第５図、第６図に示し
た本発明の定電圧回路は、入力端子１に抵抗、ＭＯＳ）
ランジスタなどの第１の給電手段を介してエンハンスメ
ント形ＭＯ８）ランジスタ３のゲートを接続し、前記エ
ンハンスメント形ＭＯ８）ランジスタ３のドレインは導
体（第１図の場合）あるいは抵抗、ＭＯＳ ）ランジス
タなどの第２の給電手段を介して前記ゲートに接続する
とともに、前記ドレインを出力端子４に接続し、前記エ
ンハンスメント形ＭＯ８）ランジスタ３のソースは共通
入出力端子５に接続したものであるが、前記エンハンス
メント形ＭＯ８トランジスタ３は実施例において示した
Ｎチャネルエンハンスメント形でもよいし、あるいはＰ
チャネルエンハンスメント形でも同様の効果を得ること
が出来る。
た本発明の定電圧回路は、入力端子１に抵抗、ＭＯＳ）
ランジスタなどの第１の給電手段を介してエンハンスメ
ント形ＭＯ８）ランジスタ３のゲートを接続し、前記エ
ンハンスメント形ＭＯ８）ランジスタ３のドレインは導
体（第１図の場合）あるいは抵抗、ＭＯＳ ）ランジス
タなどの第２の給電手段を介して前記ゲートに接続する
とともに、前記ドレインを出力端子４に接続し、前記エ
ンハンスメント形ＭＯ８）ランジスタ３のソースは共通
入出力端子５に接続したものであるが、前記エンハンス
メント形ＭＯ８トランジスタ３は実施例において示した
Ｎチャネルエンハンスメント形でもよいし、あるいはＰ
チャネルエンハンスメント形でも同様の効果を得ること
が出来る。
さらに、第１の給電手段、第２の給電手段を構成するエ
ンハンスメント形ＭＯ８）ランジスタについても、Ｎチ
ャネルエンハンスメント形あるいはＰチャネルエンハン
スメント形を自由に用いることが出来る。
ンハンスメント形ＭＯ８）ランジスタについても、Ｎチ
ャネルエンハンスメント形あるいはＰチャネルエンハン
スメント形を自由に用いることが出来る。
以上に示したように、本発明の定電圧回路ではエンハン
スメント形ＭＯ８）ランジスタのゲートを第１の給電手
段を介して入力端子に接続し、同ドレインを出力端子に
接続するとともに第２の給電手段を介して前記ゲートに
接続するとともに、同ソースを共通入出力端子に接続す
ることにより、比較的簡単な構成でＭＯ８ＩＣのチップ
上に定電圧回路を形成することが出来、犬なる効果を奏
する。
スメント形ＭＯ８）ランジスタのゲートを第１の給電手
段を介して入力端子に接続し、同ドレインを出力端子に
接続するとともに第２の給電手段を介して前記ゲートに
接続するとともに、同ソースを共通入出力端子に接続す
ることにより、比較的簡単な構成でＭＯ８ＩＣのチップ
上に定電圧回路を形成することが出来、犬なる効果を奏
する。
第１図は本発明の一実施例における定電圧回路の回路結
線図であり、第２図は本発明の別の実施例における定電
圧回路の回路結線図であり、第３図は第２図の回路の実
測特性図であり、第４図、第５図、第６図はいずれも本
発明の他の実施例における定電圧回路の回路結線図であ
る。 １・・・・・・入力端子、２・・・・・・抵抗（第１の
給電手段）、３・・・・・・エンハンスメント形ＭＯ８
）ランジスタ、４・・・・・・出力端子、５・・・・・
・共通入出力端子、６・・・・・・抵抗（第２の給電手
段）、８・・・・・・エンノ・ンスメント形ＭＯＳトラ
ンジスタ（第２の給電手段）、９・・・・・・エンハン
スメント形ＭＯＳトランジスタ（第１の給電手段）。
線図であり、第２図は本発明の別の実施例における定電
圧回路の回路結線図であり、第３図は第２図の回路の実
測特性図であり、第４図、第５図、第６図はいずれも本
発明の他の実施例における定電圧回路の回路結線図であ
る。 １・・・・・・入力端子、２・・・・・・抵抗（第１の
給電手段）、３・・・・・・エンハンスメント形ＭＯ８
）ランジスタ、４・・・・・・出力端子、５・・・・・
・共通入出力端子、６・・・・・・抵抗（第２の給電手
段）、８・・・・・・エンノ・ンスメント形ＭＯＳトラ
ンジスタ（第２の給電手段）、９・・・・・・エンハン
スメント形ＭＯＳトランジスタ（第１の給電手段）。
Claims (1)
- 【特許請求の範囲】 １ 入力端子に第１の給電手段を介してエンハンスメン
ト形ＭＯ８）ランジスタのゲートを接続し、前記エンハ
ンスメント形ＭＯ８）ランジスタのドレインを第２の給
電手段を介して前記ゲートに接続するとともに、前記ド
レインを出力端子に接続し、前記エンハンスメント形Ｍ
Ｏ８）ランジスタのソースを共通入出力端子に接続した
ことを特徴とする定電圧回路。 ２ 第１の給電手段を抵抗によって構成したことを特徴
とする特許請求の範囲第１項記載の定電圧回路。 ３ 第１の給電手段をドレインにゲートが接続された第
２のエンハンスメント形ＭＯＳトランジスタのドレイン
・ソース間によって構成したことを特徴とする特許請求
の範囲第１項記載の定電圧回路。 ４ エンハンスメント形ＭＯ８）ランジスタのドレイン
とゲートとの間を直接接続したことを特徴とする特許請
求の範囲第２項記載の定電圧回路。 ５ 第２の給電手段を抵抗によって構成したことを特徴
とする特許請求の範囲第２項記載の定電圧回路。 ６ 第２の給電手段を第３のエンハンスメント形ＭＯ８
）ランジスタのドレイン・ソース間のオン抵抗によって
構成したことを特徴とする特許請求の範囲第２項又は第
３項記載の定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4715977A JPS5821724B2 (ja) | 1977-04-22 | 1977-04-22 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4715977A JPS5821724B2 (ja) | 1977-04-22 | 1977-04-22 | 定電圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53132750A JPS53132750A (en) | 1978-11-18 |
| JPS5821724B2 true JPS5821724B2 (ja) | 1983-05-02 |
Family
ID=12767295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4715977A Expired JPS5821724B2 (ja) | 1977-04-22 | 1977-04-22 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821724B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629719A (en) * | 1979-08-15 | 1981-03-25 | Nec Corp | Constant voltage circuit |
-
1977
- 1977-04-22 JP JP4715977A patent/JPS5821724B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53132750A (en) | 1978-11-18 |
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