JPS58210635A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58210635A JPS58210635A JP9334682A JP9334682A JPS58210635A JP S58210635 A JPS58210635 A JP S58210635A JP 9334682 A JP9334682 A JP 9334682A JP 9334682 A JP9334682 A JP 9334682A JP S58210635 A JPS58210635 A JP S58210635A
- Authority
- JP
- Japan
- Prior art keywords
- region
- island
- island region
- barrier diode
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はサイリスタ寄生効果を除去する半導体集積回路
に関する。
に関する。
第１図に示す如く、Ｐ型の半導体基板（１）と、その上
に積層されるＮ型エピタキシャル層（２）と、エピタキ
シャル層（２）を各島領域（３１（４１に分離するＰ＋
型分離領域（５）と、第１の島領域（３）表面に拡散さ
れたＰ＋型拡散領域（６）と、第２の島領域（４）表面
に拡散されたＮ＋型の拡散領域（７）とを備えた半導体
集積回路に於いては、再拡散領域＋６１ ＋７１間にサ
イリスク寄生効果を発生する詔それがある。
に積層されるＮ型エピタキシャル層（２）と、エピタキ
シャル層（２）を各島領域（３１（４１に分離するＰ＋
型分離領域（５）と、第１の島領域（３）表面に拡散さ
れたＰ＋型拡散領域（６）と、第２の島領域（４）表面
に拡散されたＮ＋型の拡散領域（７）とを備えた半導体
集積回路に於いては、再拡散領域＋６１ ＋７１間にサ
イリスク寄生効果を発生する詔それがある。
すなわちＰ＋型拡散領域（６）として高電位にバイアス
されるラテラル型トランジスタのエミッタあるいはコレ
クタ領域またはＰ型拡散抵抗の場合で、Ｎ＋型拡散領域
（７）として低電位にバイアスされるトンネル抵抗ある
いはエピタキシャル抵抗端子の場合には、Ｐ＋型拡散領
域（６）、Ｎ型の第１の島領域（３）、Ｐ＋型の分離領
域（５）、Ｎ型の第２の島領域（４）でＰＮＰＨの自己
バイアス型の寄生サイリスタを形成し、寄生サイリスタ
がターンオンして矢印の如く寄生電流が流れる。
されるラテラル型トランジスタのエミッタあるいはコレ
クタ領域またはＰ型拡散抵抗の場合で、Ｎ＋型拡散領域
（７）として低電位にバイアスされるトンネル抵抗ある
いはエピタキシャル抵抗端子の場合には、Ｐ＋型拡散領
域（６）、Ｎ型の第１の島領域（３）、Ｐ＋型の分離領
域（５）、Ｎ型の第２の島領域（４）でＰＮＰＨの自己
バイアス型の寄生サイリスタを形成し、寄生サイリスタ
がターンオンして矢印の如く寄生電流が流れる。
第２図は寄生サイリスタの等価回路図であり、Ｔｒｌは
Ｐ＋型拡散領域（６）Ｎ型の第１の島領域（３）お＋ よびＰ 型の分離領域（５）で形成されるＰＮＰ ）ラ
ンリスクであり、Ｔｒ、はＮ型の第１の島領域＋３１
Ｐ＋型の分離領域（５）およびＮ型の第２の島領域（４
）で形成されるＮＰＮ ）ランリスタである。
Ｐ＋型拡散領域（６）Ｎ型の第１の島領域（３）お＋ よびＰ 型の分離領域（５）で形成されるＰＮＰ ）ラ
ンリスクであり、Ｔｒ、はＮ型の第１の島領域＋３１
Ｐ＋型の分離領域（５）およびＮ型の第２の島領域（４
）で形成されるＮＰＮ ）ランリスタである。
斯る寄生サイリスタ効果は半導体基板（１）とコンタク
トしている接地端子より先に電源端子をソケットに挿入
したときに発生して基板電位が上がり、接地端子をソケ
ットに挿入しても数１００ｍＡの電流が流れ続ける。
トしている接地端子より先に電源端子をソケットに挿入
したときに発生して基板電位が上がり、接地端子をソケ
ットに挿入しても数１００ｍＡの電流が流れ続ける。
本発明は斯る欠点に艦みてなされ、従来のサイリスタ寄
生効果を防止する半導体集積回路を提供するものである
。以下に第３図乃至第５図を参照して本発明の実施例を
詳述する。
生効果を防止する半導体集積回路を提供するものである
。以下に第３図乃至第５図を参照して本発明の実施例を
詳述する。
本発明に依る半導体集積回路は′＠３図の如く、Ｐ型の
半導体基板αＢと、その上に積層されるＮ型のエピタキ
シャル層Ｏ２と、エピタキシャル層α２を＋ 各島領域αｌ Ｂ４１ （Ｉｓ）にＰＮ分離するＰ 型
分離領域Ｑ６１と、第１の島領域（２）表面に設けたＰ
＋型拡散領域ａ７１と、第２の島領域Ｏａ裏表面設けた
Ｎ＋型拡散領域α秒と、本発明の特徴とする第３の島領
域０５１表面に設けたシロットキーバリアダイオードα
嚇より構成される。
半導体基板αＢと、その上に積層されるＮ型のエピタキ
シャル層Ｏ２と、エピタキシャル層α２を＋ 各島領域αｌ Ｂ４１ （Ｉｓ）にＰＮ分離するＰ 型
分離領域Ｑ６１と、第１の島領域（２）表面に設けたＰ
＋型拡散領域ａ７１と、第２の島領域Ｏａ裏表面設けた
Ｎ＋型拡散領域α秒と、本発明の特徴とする第３の島領
域０５１表面に設けたシロットキーバリアダイオードα
嚇より構成される。
シ冒ットキーバリアダイオードＱｌは第３の島領域０５
１表面に形成される。すなわち第３の島領域ａ９表面の
酸化膜■を選択的に除去してアルミニウム層を蒸着して
形成する。斯るシ璽ットキーバリアダイオードＯＩのＡ
Ｂ端子は第１の島領域ａ３のＡｌＢ１ 端子間あるいは
分離領域αＧおよび第２の島領域０局の拡散領域０秒の
Ａ、 Ｂ、端子間に接続される。
１表面に形成される。すなわち第３の島領域ａ９表面の
酸化膜■を選択的に除去してアルミニウム層を蒸着して
形成する。斯るシ璽ットキーバリアダイオードＯＩのＡ
Ｂ端子は第１の島領域ａ３のＡｌＢ１ 端子間あるいは
分離領域αＧおよび第２の島領域０局の拡散領域０秒の
Ａ、 Ｂ、端子間に接続される。
斯る接続はアルミニウムの蒸着導電路により行う。
斯る本発明の構造の等価回路図は第４図又は第５図の如
くなる。すなわちＴｒｌはＰ 型拡散領域α？ｌＮ型の
第１の島領域αｊ詔よびＰ 型の分離領域” （１１１
１で形成されるＰＮＰＩ−ランリスタであり、Ｔｒｌは
Ｎ型の第１の島領域ｏｌＰ 型の分離領域Ｃ１６１およ
びＮ型の第２の島領域０局で形成されるＮＰＮ）ランリ
スタである。第４図はシ菖ットキーバリアダイオードＳ
ＤをＡｌＢ、端子接続し、第５図はＡ。
くなる。すなわちＴｒｌはＰ 型拡散領域α？ｌＮ型の
第１の島領域αｊ詔よびＰ 型の分離領域” （１１１
１で形成されるＰＮＰＩ−ランリスタであり、Ｔｒｌは
Ｎ型の第１の島領域ｏｌＰ 型の分離領域Ｃ１６１およ
びＮ型の第２の島領域０局で形成されるＮＰＮ）ランリ
スタである。第４図はシ菖ットキーバリアダイオードＳ
ＤをＡｌＢ、端子接続し、第５図はＡ。
Ｂ：端子に接続している。斯る回路ではシ曹ットキーバ
リアダイオードＳＤによってＴｒｌのペースエミッタ間
あるいろＴｒ２のペースエミッタ間が約０．３ｖに保持
されるので、サイリスタ寄生効果は発生しない。
リアダイオードＳＤによってＴｒｌのペースエミッタ間
あるいろＴｒ２のペースエミッタ間が約０．３ｖに保持
されるので、サイリスタ寄生効果は発生しない。
以上に詳述した如く本発明ではシ■ットキーパリアダイ
オードＳＤを形成し、寄生トランジスタＴｒ１・Ｔｒ２
のペースエミッタを約０．３Ｖにバイアスされるだけで
完全に寄生サイリスタ効果を防止できる有益なものであ
る。また本発明は従来の製法に何ら付加工程を追加する
ことなく実現できるのである。
オードＳＤを形成し、寄生トランジスタＴｒ１・Ｔｒ２
のペースエミッタを約０．３Ｖにバイアスされるだけで
完全に寄生サイリスタ効果を防止できる有益なものであ
る。また本発明は従来の製法に何ら付加工程を追加する
ことなく実現できるのである。
第１図は従来例を説明する断面図、第２図は従来の等価
回路図、第３図は本発明を説明する断面図、第４図およ
び第５図は本発明の等価回路図である。 主な図番の説明 αＢはＰ型の半導体基板、α２はＮ型のエピタキシ＋ ヤル層、α３圓（社）は島領域、（１１はＰ 型の分離
領域、（１７１はＰ＋型の拡散領域、αｌはシリットキ
ーバリアダイオードである。 第１図
回路図、第３図は本発明を説明する断面図、第４図およ
び第５図は本発明の等価回路図である。 主な図番の説明 αＢはＰ型の半導体基板、α２はＮ型のエピタキシ＋ ヤル層、α３圓（社）は島領域、（１１はＰ 型の分離
領域、（１７１はＰ＋型の拡散領域、αｌはシリットキ
ーバリアダイオードである。 第１図
Claims (1)
- （１） −導電型の半導体基板と該基板上に設けられ
た逆導電型のエピタキシャル層と該エピタキシャル層を
複数の島領域に分離する一導電型の分離領域とを備え、
第１の島領域表面の一導電型の拡散領域と隣接する第２
の島領域表面の逆導電型の拡散領域との間でサイリスタ
寄生効果を生ずる半導体集積回路に於いて、第３の島領
域表面にショットキーバリアダイオードを設け、前記−
導電型の拡散領域と第１の島領域間あるいは前記分離領
域と第２の島領域間に接続することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9334682A JPS58210635A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9334682A JPS58210635A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58210635A true JPS58210635A (ja) | 1983-12-07 |
Family
ID=14079702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9334682A Pending JPS58210635A (ja) | 1982-05-31 | 1982-05-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717610B1 (en) | 1998-11-25 | 2004-04-06 | Donnelly Corporation | Wide angle image capture system for vehicle |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399783A (en) * | 1977-02-10 | 1978-08-31 | Hewlett Packard Yokogawa | Ic with schottky barrier diode |
-
1982
- 1982-05-31 JP JP9334682A patent/JPS58210635A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5399783A (en) * | 1977-02-10 | 1978-08-31 | Hewlett Packard Yokogawa | Ic with schottky barrier diode |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717610B1 (en) | 1998-11-25 | 2004-04-06 | Donnelly Corporation | Wide angle image capture system for vehicle |
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