JPS58204686A - 文字多重放送受信装置におけるサンプリングクロツク発生回路 - Google Patents
文字多重放送受信装置におけるサンプリングクロツク発生回路Info
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- JPS58204686A JPS58204686A JP8682882A JP8682882A JPS58204686A JP S58204686 A JPS58204686 A JP S58204686A JP 8682882 A JP8682882 A JP 8682882A JP 8682882 A JP8682882 A JP 8682882A JP S58204686 A JPS58204686 A JP S58204686A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は文字多重放送の受信機におけるサンプリングク
ロック発生回路に関し、文字信号とサンプリングクロッ
クの初期ばらつきに対する位相調整、環境変化、経時変
化に起因する位相ずれＶＣ対する再調整を不要とし、常
時サンプリングクロックの位相と文字信号の位相とを一
致させて、最適状態での受信を回部とすることを目的と
する。
ロック発生回路に関し、文字信号とサンプリングクロッ
クの初期ばらつきに対する位相調整、環境変化、経時変
化に起因する位相ずれＶＣ対する再調整を不要とし、常
時サンプリングクロックの位相と文字信号の位相とを一
致させて、最適状態での受信を回部とすることを目的と
する。
文字放送を受信する為には、垂直帰線消去ＪｔＪＩ間（
以下Ｖ Ｂ Ｌ Ｋと略称する。） ＶＣ多重された文
字信号を実時間でバッファメモリに書き込むことが必要
である。
以下Ｖ Ｂ Ｌ Ｋと略称する。） ＶＣ多重された文
字信号を実時間でバッファメモリに書き込むことが必要
である。
この要求を満足させる方法と１−て、文字信号に同１υ
１したクロックを発生させ、該クロックで文字信号をサ
ンプリングし、シフトレジスフ等に書き込む方法がある
。
１したクロックを発生させ、該クロックで文字信号をサ
ンプリングし、シフトレジスフ等に書き込む方法がある
。
第５図はこの方法のうち、いわゆるリセント方式と呼称
されている受信機のブロック図を示し、ビデイオ信号を
整形する文字信号整形回路（ふと、高周波発振器（社）
の発振出力をカウントダウンして所望のサンプリングク
ロックυを出力する÷７カウンターと、前記文字信号整
形回路（凶の出力信号及び多重Ｈゲート信号（１メを入
力として÷７カウンターにリセット信号を印加＋るクロ
ック同期信号部検出回路（以下ＣＲＴ検出回路と略称す
る。）（７）と、前記多重ｔｉゲート信号＋ｔｉにて開
かれて、文字信号整形回路（凶の出力信号のうち、多重
された文字信号のみをシリアル−パラレル変換回路（以
下Ｓ−Ｐ変換回路と略称する。）（σ）に印加するＡＮ
Ｄゲート（１ｆ）と、前記多重■１ゲート信号（ｌ小に
て開かれて、サンプリングクロック凶をＳ−Ｐ変換回路
（σ）Ｌ／ｃ印加するＡＮＤゲート（８）と、サンプリ
ングクロック−の位相調整を行なう移相器（９）とから
構成されている。 ・ 従って、再生されたサンプＩＪ′：：ッグクロック凶に
よって、整形され、かつ抜き出された文字信号をサンプ
リングしてシフトレジスタ等（図示せず）に書き込むこ
とができるのである。
されている受信機のブロック図を示し、ビデイオ信号を
整形する文字信号整形回路（ふと、高周波発振器（社）
の発振出力をカウントダウンして所望のサンプリングク
ロックυを出力する÷７カウンターと、前記文字信号整
形回路（凶の出力信号及び多重Ｈゲート信号（１メを入
力として÷７カウンターにリセット信号を印加＋るクロ
ック同期信号部検出回路（以下ＣＲＴ検出回路と略称す
る。）（７）と、前記多重ｔｉゲート信号＋ｔｉにて開
かれて、文字信号整形回路（凶の出力信号のうち、多重
された文字信号のみをシリアル−パラレル変換回路（以
下Ｓ−Ｐ変換回路と略称する。）（σ）に印加するＡＮ
Ｄゲート（１ｆ）と、前記多重■１ゲート信号（ｌ小に
て開かれて、サンプリングクロック凶をＳ−Ｐ変換回路
（σ）Ｌ／ｃ印加するＡＮＤゲート（８）と、サンプリ
ングクロック−の位相調整を行なう移相器（９）とから
構成されている。 ・ 従って、再生されたサンプＩＪ′：：ッグクロック凶に
よって、整形され、かつ抜き出された文字信号をサンプ
リングしてシフトレジスタ等（図示せず）に書き込むこ
とができるのである。
ここで高周波発振回路−の発振出力と文字信号とは全く
同期関係がないのであるが、ＣＲＩ検出回路（７）の出
力信号にて÷７カウンターをリセットすることによりサ
ンプリングクロック凶と文字信号とを同期させることが
できるので、最適状態での文字信号の受信が可能となる
。
同期関係がないのであるが、ＣＲＩ検出回路（７）の出
力信号にて÷７カウンターをリセットすることによりサ
ンプリングクロック凶と文字信号とを同期させることが
できるので、最適状態での文字信号の受信が可能となる
。
しかし、初期の部品ばらつき等による位相のずれが発生
することがあり、また環境変化、経時変化等による位相
のずれが発生することがあるので、このような場合には
、移相器（９）を操作してサンプリングクロック−の位
相を文字信号の位相と一致させることが必要であり、か
かる位相調整作業が繁雑であるという欠点がある。
することがあり、また環境変化、経時変化等による位相
のずれが発生することがあるので、このような場合には
、移相器（９）を操作してサンプリングクロック−の位
相を文字信号の位相と一致させることが必要であり、か
かる位相調整作業が繁雑であるという欠点がある。
本発明は、文字信号とサンプリングクロックとの位相差
を検出する手段と、該検出した位相差に対応してサンプ
リングクロックの位相調整を行なう手段を設けることに
□゛より上記欠点を解消したも１１’ｌ、。
を検出する手段と、該検出した位相差に対応してサンプ
リングクロックの位相調整を行なう手段を設けることに
□゛より上記欠点を解消したも１１’ｌ、。
のであり、以下、実施例を示す添付図面によって詳細に
説明する。
説明する。
第１図は本発明のサンプリングクロック発生回路を示す
ブロック図であり、ビデイオ信号（１３から多重された
文字信号（＋３を抜き出す文字信号抜き出し手段（１）
と、所定周波数のサンプリングクロックのを発生させる
サンプリングクロック発生ｉ段（２）と、多重■ゲート
信号（１Φ及び文字信号（ＩＩを入力として、サンプリ
ングクロックの同期及びカウンタのプリセットの為のロ
ード信号Ｃ１１）をサンプリングクロック発生手段（２
１１Ｃ印加する同期パルス発生回路（３）と、前記サン
プリングクロックのと文字信号（１りとの位相を比較す
る位相比較器（４）と、該位相比較器（４）の、位相差
に対応する出力信号（２）を入力としてサンプリングク
ロック発生手段（２）を制御する位相調整手段（５）と
から構成されている。
ブロック図であり、ビデイオ信号（１３から多重された
文字信号（＋３を抜き出す文字信号抜き出し手段（１）
と、所定周波数のサンプリングクロックのを発生させる
サンプリングクロック発生ｉ段（２）と、多重■ゲート
信号（１Φ及び文字信号（ＩＩを入力として、サンプリ
ングクロックの同期及びカウンタのプリセットの為のロ
ード信号Ｃ１１）をサンプリングクロック発生手段（２
１１Ｃ印加する同期パルス発生回路（３）と、前記サン
プリングクロックのと文字信号（１りとの位相を比較す
る位相比較器（４）と、該位相比較器（４）の、位相差
に対応する出力信号（２）を入力としてサンプリングク
ロック発生手段（２）を制御する位相調整手段（５）と
から構成されている。
文字信号抜き出し手段（１）は、ビディオ信号（１３を
整形（スライス）してＴＴＬレベルに変換する文字信号
整形回路（１５）と、多重【Ｉゲート信号（ｌｌＪによ
って開かれて文字信号（１７Ｊのみを抜き出すＡＮＤゲ
ーＨ１ｌ＋から構成されている。
整形（スライス）してＴＴＬレベルに変換する文字信号
整形回路（１５）と、多重【Ｉゲート信号（ｌｌＪによ
って開かれて文字信号（１７Ｊのみを抜き出すＡＮＤゲ
ーＨ１ｌ＋から構成されている。
そして、該文字信号（１５をＳ−Ｐ変換回路（６）に印
加することにより、シリアルな文字信号をパラレルな文
字信号に変換することができる。
加することにより、シリアルな文字信号をパラレルな文
字信号に変換することができる。
サンプリングクロック発生手段（２）は、高周波発振器
ｅｌ） （Ｄ出力信号（例えば４０．０９０９０４＆）
閾を÷７カウンタ■に印加し、該÷７カウンタ（支）に
て前記出力信号をカウントダウンして５７２７２７２融
のサンプリングクロック□□□をＳ−Ｐ変換回路（６）
に印加して、該サンプリングクロック内で前記文字信号
（１５をサンプリングしてシフトレジスタ等（図示せず
）に書き込むようにしている。
ｅｌ） （Ｄ出力信号（例えば４０．０９０９０４＆）
閾を÷７カウンタ■に印加し、該÷７カウンタ（支）に
て前記出力信号をカウントダウンして５７２７２７２融
のサンプリングクロック□□□をＳ−Ｐ変換回路（６）
に印加して、該サンプリングクロック内で前記文字信号
（１５をサンプリングしてシフトレジスタ等（図示せず
）に書き込むようにしている。
同期パルス発生回路（３）は、多重■ゲート信号が高レ
ベルの期間内において、文字信号（１２のうち、１６ビ
ツトのｔｏｔｏ・・・ｌＯで構成されるクロック同期信
号部の第１番目のパルスの立下りから第２番１１］１７
）パルスの立下り筐での間において高レベルとなるロー
ド信号０１）を÷７カウンタ（２２１Ｖｃ印加すること
によく）該÷７カウンタ■の内容をリセットするととも
に、文字信号（１１５のうちクロック同期信号部（以下
ＣＲＩと略称する。）の第４番目のパルスの立下りから
第８番目のパルスの立下りまでの間に−１−いて高レベ
ルとなる位相比較ゲート信号（２）を位相比較器（４）
に印加するようにしている。
ベルの期間内において、文字信号（１２のうち、１６ビ
ツトのｔｏｔｏ・・・ｌＯで構成されるクロック同期信
号部の第１番目のパルスの立下りから第２番１１］１７
）パルスの立下り筐での間において高レベルとなるロー
ド信号０１）を÷７カウンタ（２２１Ｖｃ印加すること
によく）該÷７カウンタ■の内容をリセットするととも
に、文字信号（１１５のうちクロック同期信号部（以下
ＣＲＩと略称する。）の第４番目のパルスの立下りから
第８番目のパルスの立下りまでの間に−１−いて高レベ
ルとなる位相比較ゲート信号（２）を位相比較器（４）
に印加するようにしている。
位相比較器（４）は、前記位相比較ゲート信号働が高レ
ベルの期間内において、前期÷７カウンタ■から出力さ
れるサンプリングクロックのを３ＡＶＣカウントダウン
した可変クロック（２，８６８６８６１６）鰺と文字信
号＋１′ＩＪのうちＣＲＩ’との位相を比較し、位相差
に応じた出力信号（例えばエラー電圧、エラーパルス等
）（ロ）を発生させて位相調整手段（５）に印加するよ
うにしている。
ベルの期間内において、前期÷７カウンタ■から出力さ
れるサンプリングクロックのを３ＡＶＣカウントダウン
した可変クロック（２，８６８６８６１６）鰺と文字信
号＋１′ＩＪのうちＣＲＩ’との位相を比較し、位相差
に応じた出力信号（例えばエラー電圧、エラーパルス等
）（ロ）を発生させて位相調整手段（５）に印加するよ
うにしている。
位相調整手段（５）は、前記位相比較器（４）の出力信
号０１）ヲローバスフィルタ（以下Ｌ Ｐ Ｆと略称す
る。）６１）Ｆ（て積分し、平滑化し、次いでＡ／Ｄコ
ンノ（−タ６のにて３ビツトのディジタル数値−に変換
し、更にインターフェース６１を介してＣＰ ［１（財
）に入力することによ０、後記する処理を行なう。その
後、処理結果をインターフェース←１を介して前記÷７
、、：・： カウンタ■に印加１−てサンプ：リングクロック＠の位
相調整を行なうようにしている。
号０１）ヲローバスフィルタ（以下Ｌ Ｐ Ｆと略称す
る。）６１）Ｆ（て積分し、平滑化し、次いでＡ／Ｄコ
ンノ（−タ６のにて３ビツトのディジタル数値−に変換
し、更にインターフェース６１を介してＣＰ ［１（財
）に入力することによ０、後記する処理を行なう。その
後、処理結果をインターフェース←１を介して前記÷７
、、：・： カウンタ■に印加１−てサンプ：リングクロック＠の位
相調整を行なうようにしている。
冑、−は文字信号（１３及びオールド多重１■ゲート信
号６自を入力として、位相比較ゲート信号（２）の立下
りのタイミング、即ちＣＲＩの終了時号でＡ／Ｉ）コン
バーターにスタートパルス（財）を印加スルＡ／Ｄ変換
スタートパルス発生器であり、（財）はＣＰＵ（財）の
プログラムを格納するリードオンリーメモリであ（）、
（至）はデータを記憶するランダムアクセスメモリであ
り、輪はＡ／Ｄコンバータ（財）による変換処理完了時
に出力されるデータラッチパルスである。
号６自を入力として、位相比較ゲート信号（２）の立下
りのタイミング、即ちＣＲＩの終了時号でＡ／Ｉ）コン
バーターにスタートパルス（財）を印加スルＡ／Ｄ変換
スタートパルス発生器であり、（財）はＣＰＵ（財）の
プログラムを格納するリードオンリーメモリであ（）、
（至）はデータを記憶するランダムアクセスメモリであ
り、輪はＡ／Ｄコンバータ（財）による変換処理完了時
に出力されるデータラッチパルスである。
また、３ビツトのディジタル数値−のＣＰＵＩ４による
処理は次のとおりである。
処理は次のとおりである。
Ａｌ１）コンバーターカから出力されたディジタル数値
−〇、１，２，８，４．５．６を夫々プリセット値Ｂ、
２，１，０，６，５．４と対応させ、プリセット値０を
選択する場合には位相差がないので、÷７カウンタ■に
は何ら調整信号（２）を印加しない。０以外のプリセッ
ト値を選択する場合に□。
−〇、１，２，８，４．５．６を夫々プリセット値Ｂ、
２，１，０，６，５．４と対応させ、プリセット値０を
選択する場合には位相差がないので、÷７カウンタ■に
は何ら調整信号（２）を印加しない。０以外のプリセッ
ト値を選択する場合に□。
おいては、プリセット値１，２．８であればサンプリン
グクロック＠の位相が遅れており、プリセット値４，５
．６であればサンプリングクロックのの位相が進んでい
るので、位相のずれに対応する調整信号岐を÷７カウン
タ■に印加する。
グクロック＠の位相が遅れており、プリセット値４，５
．６であればサンプリングクロックのの位相が進んでい
るので、位相のずれに対応する調整信号岐を÷７カウン
タ■に印加する。
また、オールド多重ｎゲート信号−がＬＰＦ輔及びＡ／
Ｉ）変換スタートパルス発生器６４１Ｖｃ印加されてい
るのは、ＬＰＦ←◇及びＡ／Ｄ変換ス１タートパルス発
生器曽を、ＶＢＬＫの使用可能な所望の水平期間（以下
ＩＩと略称する。）、例えば２０１１（２８８１りにの
み動作させるようにする為である。
Ｉ）変換スタートパルス発生器６４１Ｖｃ印加されてい
るのは、ＬＰＦ←◇及びＡ／Ｄ変換ス１タートパルス発
生器曽を、ＶＢＬＫの使用可能な所望の水平期間（以下
ＩＩと略称する。）、例えば２０１１（２８８１りにの
み動作させるようにする為である。
以上の構成になるサンプリングクロック発生回路の作用
は次のとおりである。
は次のとおりである。
以下の説明において、文字信号（１１は、１（ｉｌｌ（
２７９１１）及び２０１１（２８８Ｈ）にのみ多重され
ているものとする。しかし、他の１１．或はより多くの
Ｈ［多重されていても同様にして文字信号の受信を行な
うことができる。
２７９１１）及び２０１１（２８８Ｈ）にのみ多重され
ているものとする。しかし、他の１１．或はより多くの
Ｈ［多重されていても同様にして文字信号の受信を行な
うことができる。
テレビジョン検波回路（図示せず）から出力されるビデ
イオ信号（１３を文字信号整形回路（１５１でスライス
して−Ｉ”ｒ Ｉ・レベルに変換し、多重■ゲート信号
（１４）により開かれるＡ〜夏）ゲー） （ＩＩ）によ
り文字信号＋１３のみを抜き取ってＳ−Ｐ変換回路（６
）に印加し、シリアルデータを８ビツトのパラレルデー
タに変換する。
イオ信号（１３を文字信号整形回路（１５１でスライス
して−Ｉ”ｒ Ｉ・レベルに変換し、多重■ゲート信号
（１４）により開かれるＡ〜夏）ゲー） （ＩＩ）によ
り文字信号＋１３のみを抜き取ってＳ−Ｐ変換回路（６
）に印加し、シリアルデータを８ビツトのパラレルデー
タに変換する。
また、文字信号（２）及び多重１１ゲ一ト信号（縛が同
期パルス発生回路（３）Ｋ印加されることにより、÷７
カウンタ■にロード信号０］）を印加して該÷７カウン
タ■の内容をリセットし、サンプリングクロックのを文
字信号Ｃｌ２１と同期させるとともに、位相比較器（４
）に位相比較ゲート信号に）を印加して、文字信号（１
２のうち、ＣＲＩの後半部において可変クロック（至）
と文字信号（１２１との位相を比較させる。
期パルス発生回路（３）Ｋ印加されることにより、÷７
カウンタ■にロード信号０］）を印加して該÷７カウン
タ■の内容をリセットし、サンプリングクロックのを文
字信号Ｃｌ２１と同期させるとともに、位相比較器（４
）に位相比較ゲート信号に）を印加して、文字信号（１
２のうち、ＣＲＩの後半部において可変クロック（至）
と文字信号（１２１との位相を比較させる。
しかし、オールド多重Ｉｌゲート信号［相］は２０ Ｈ
（２８８Ｈ）以外のときには低レベルでありＬＰＦ輔及
びＡ／Ｄ変換変換スタートパルス発生器共に作動しない
ので、位相比較器（４）の出力信号は何ら処理されず、
従って、サンプリングクロック啜の位相調整は行なわな
い。
（２８８Ｈ）以外のときには低レベルでありＬＰＦ輔及
びＡ／Ｄ変換変換スタートパルス発生器共に作動しない
ので、位相比較器（４）の出力信号は何ら処理されず、
従って、サンプリングクロック啜の位相調整は行なわな
い。
即ち、÷７カウンタ■から出力されるサンプリングクロ
ックので文字信号（１２をサンプリングして、該文字信
号０２をシフトレジスタ等（図示せず）に書き込むこと
ができる。
ックので文字信号（１２をサンプリングして、該文字信
号０２をシフトレジスタ等（図示せず）に書き込むこと
ができる。
２０１１（２８８１１）においてはオールド多重■１ゲ
ート信号−が高レベルとなるので、ＬＰＦＩａ及びＡ・
′Ｉ）変換ノ、ター トバルス発生器（イ）が共に作動
し、す、ＦのようＶＣしてヤンブリングクロツク困の位
相調整を行なうことができる。即ち、文字信シ）（１２
）ｎ Ｉ ヒノ）ハ４０．０９０９０４Ｈ＆クロツクの
７周ＩＬＪＪ 分ＶＣ相当するノーｃ’、４０．０９０
９０４）４ｈりｊＪノック２４＋を、カウントが７ｖ（
なったとき元にもどる＝７カウンタ１２２ＩＶＣでカウ
ントすることにより、５．７２７２７２＆のサンプリン
グクロックのを発（１：させ、以て文字信５３ （１２
１とサンプリングクロック（ハ）と金回］υ１さするこ
とかできる（第４図参照）。
ート信号−が高レベルとなるので、ＬＰＦＩａ及びＡ・
′Ｉ）変換ノ、ター トバルス発生器（イ）が共に作動
し、す、ＦのようＶＣしてヤンブリングクロツク困の位
相調整を行なうことができる。即ち、文字信シ）（１２
）ｎ Ｉ ヒノ）ハ４０．０９０９０４Ｈ＆クロツクの
７周ＩＬＪＪ 分ＶＣ相当するノーｃ’、４０．０９０
９０４）４ｈりｊＪノック２４＋を、カウントが７ｖ（
なったとき元にもどる＝７カウンタ１２２ＩＶＣでカウ
ントすることにより、５．７２７２７２＆のサンプリン
グクロックのを発（１：させ、以て文字信５３ （１２
１とサンプリングクロック（ハ）と金回］υ１さするこ
とかできる（第４図参照）。
１〜かし、位相は必ずしも一致しているとは限らないの
であり、不一致の場合においてサンブリノックｒ１ツク
ロ）の（Ｉ’ｔ−相を文字信号（１２１のｌピッ）中１
こおいて変化させる為には、位相差に応じてＯ〜６のプ
リ七ノー・値を選択し、該プリセット値に応じて一リン
プリングクロックはを左へ４０．０９０９０．１い ＆ｌＩ＋りＩＪノック２４）の数ビット分（０〜６ビツ
ト分）だけ／フトさすれげよい。
であり、不一致の場合においてサンブリノックｒ１ツク
ロ）の（Ｉ’ｔ−相を文字信号（１２１のｌピッ）中１
こおいて変化させる為には、位相差に応じてＯ〜６のプ
リ七ノー・値を選択し、該プリセット値に応じて一リン
プリングクロックはを左へ４０．０９０９０．１い ＆ｌＩ＋りＩＪノック２４）の数ビット分（０〜６ビツ
ト分）だけ／フトさすれげよい。
このｌ＞Ｋ、文字信号（１２）のうちＣＲＩの後半部Ｖ
ＣＬ・いて、す／ゾリノグク【」ツク（２３）を↓６ｖ
ｃ−ｇウントダウンした２、８６３６８６■ｈの可変ク
ロック（イ）と文字信号（１２）のうちＣＲ’Ｉの後半
部とを比較し、両者の位相差に対応するパルス変調出力
（４υを発生させる。ここでパルス変調出力は、サンプ
リングクロックにの位相が進むと大きくな鳳）、ザンプ
リングクロツク圀）の位相が遅れＺ）と小さくなる。
ＣＬ・いて、す／ゾリノグク【」ツク（２３）を↓６ｖ
ｃ−ｇウントダウンした２、８６３６８６■ｈの可変ク
ロック（イ）と文字信号（１２）のうちＣＲ’Ｉの後半
部とを比較し、両者の位相差に対応するパルス変調出力
（４υを発生させる。ここでパルス変調出力は、サンプ
リングクロックにの位相が進むと大きくな鳳）、ザンプ
リングクロツク圀）の位相が遅れＺ）と小さくなる。
前記パルス変調出力（４１）は１． Ｐ Ｉ＝’ ４ｍ
、］）で積分、平滑化されてＡ／１）コンバータ６３こ
印加される。但し、パルス変調出力（句がＬ Ｐ Ｆ
Ｑ＋］）ｖｃ印加された当初においては、 １． Ｉ’
Ｆｉｌ）の出力は安定ではないので、コンバータＦ２
に印加し、Ａ／ｌ）二１ンバータＧ→を作動さ亡る。
、］）で積分、平滑化されてＡ／１）コンバータ６３こ
印加される。但し、パルス変調出力（句がＬ Ｐ Ｆ
Ｑ＋］）ｖｃ印加された当初においては、 １． Ｉ’
Ｆｉｌ）の出力は安定ではないので、コンバータＦ２
に印加し、Ａ／ｌ）二１ンバータＧ→を作動さ亡る。
、八／′１）コンバータＧ２の処理が完了するとデータ
ランチパルス（６）を出力するので、ＣＩ） Ｕｌ”４
はイン゛、。
ランチパルス（６）を出力するので、ＣＩ） Ｕｌ”４
はイン゛、。
ターンエース６１を介［〜ｆ Ａ ７ ｏ変換さね、た
３ビットのディジタル数値−を読み込み、該ディジタル
数値ＱＫ委と予め関連づけられたプリセット値を選択し
て、サンプリングクロックのを４０．０９０９０４川り
［１ツク＋２．１１のゾリセノトイ］ｊｉに相当するビ
ット分だけノ、、へ／ノドさ仕る調整信号（２）を前記
÷７カウンク（η）ＶＣ印加することにより、ザンプリ
ングク「１ツク（７：（）のｆ１′／−相を文字イ１：
１す（１２）の位相と一致さぜることができる。
３ビットのディジタル数値−を読み込み、該ディジタル
数値ＱＫ委と予め関連づけられたプリセット値を選択し
て、サンプリングクロックのを４０．０９０９０４川り
［１ツク＋２．１１のゾリセノトイ］ｊｉに相当するビ
ット分だけノ、、へ／ノドさ仕る調整信号（２）を前記
÷７カウンク（η）ＶＣ印加することにより、ザンプリ
ングク「１ツク（７：（）のｆ１′／−相を文字イ１：
１す（１２）の位相と一致さぜることができる。
以Ｉ−のように１−てサンプリングクロック■の１１’
ｔｌ相を交字信弓−（１２）の位相と一致させれば、位
相比較ぬり（４）の出力は０（フローティング）となり
、１．Ｉ’ｌ＝’の１）及びＡ 、、／ Ｉ）コンバー
タＦ、２の出力は同一状態ＶＣＣ持持れるのでシリ七ツ
ｌ−値も変動すず、ザンプリングク１］ツク位相を中心
でホールドした状態ＶＣ維持することができる。
ｔｌ相を交字信弓−（１２）の位相と一致させれば、位
相比較ぬり（４）の出力は０（フローティング）となり
、１．Ｉ’ｌ＝’の１）及びＡ 、、／ Ｉ）コンバー
タＦ、２の出力は同一状態ＶＣＣ持持れるのでシリ七ツ
ｌ−値も変動すず、ザンプリングク１］ツク位相を中心
でホールドした状態ＶＣ維持することができる。
従って、部品ばらつきに対する初期調整を不′皮とする
ことができる。
ことができる。
以上は２０＋１ （２８３１＋） Ｖこ丸・いてのみザ
ンプリンダク１」ツク（２３）の（＋”ｔ：相調整を行
なうようにした実施例ＶＣついてハ；す明したが、他の
１１において位相調整を行）ｔうようＶＣ（−でも良い
ことは勿論である。
ンプリンダク１」ツク（２３）の（＋”ｔ：相調整を行
なうようにした実施例ＶＣついてハ；す明したが、他の
１１において位相調整を行）ｔうようＶＣ（−でも良い
ことは勿論である。
また、文字（ｒｉ’ ｌ、：、を数ピッ） Ｑ’を位で
扱う必要のない場合Ｖこは、Ｓ −１）変換回路（６）
を省略してバッファメモリを設けてもよい。
扱う必要のない場合Ｖこは、Ｓ −１）変換回路（６）
を省略してバッファメモリを設けてもよい。
以上のようｒ本発明は、サンプリングクロックの位相を
文字信号の位相と一致さぜ１；Ｉるので、操作者による
初期調整及び環境変化、経時変化による位相変動Ｖ？ｃ
χ・↑する１１ｆ調整を不要とすることができるのみ々
らず、多重１間での文字多重位相が違う場合にも各多重
■で最適受信状態を維持することができ、伝送された文
字４！シｊを１ト：確に誤差なく書き込んで受信誤りを
解消し得るという特有の効果を奏する。
文字信号の位相と一致さぜ１；Ｉるので、操作者による
初期調整及び環境変化、経時変化による位相変動Ｖ？ｃ
χ・↑する１１ｆ調整を不要とすることができるのみ々
らず、多重１間での文字多重位相が違う場合にも各多重
■で最適受信状態を維持することができ、伝送された文
字４！シｊを１ト：確に誤差なく書き込んで受信誤りを
解消し得るという特有の効果を奏する。
第１図は本発明サンプリングクロック発生回路の一実施
例を示すブロック図。 第２図は同フィールド単位のタイムチャート。 第３図は同ｆｌ１４４−位のクイｌ、チャート。 第４図は÷７カウンタ（支）のタイムチャート。 第５図は従来のザンプリングクロツク発生回路をｌＴモ
すブロック図。 ２・・・−リンブリングクロック発生手段、３・・・同
期パルス発生回路、 ４・−係７−相比較器；、 訃・・位相調整手段
、＋１・・Ａ Ｎ ＋）ゲート、１２・・・文字信弓−
５２１・・・高周波発１）（器、２２・・・÷７カウン
タ、２３・・パリ−ンブリングクロツク、 ２４・・・１１１カイ、；号、 ３１・・−ロード
信′；じ°、３２・・・イｒ７″相比較ゲート信号、４
１・・・出力信号、 ４２・・・可変り「１ツク、
５１・・・［１−バスフィルタ、 ５２・・・Ａ ／Ｉ）コンバータ、 ５４・・・ＣＰ Ｌｌ 。 ５５・・・Ａ 、’ １）変換スタートパルス発生器、
５６・・・オールド多重１■ゲート信号、６０・・・デ
ィジタルＲ＆ｉ、 ６１・・・調整信シ；−０ 出願人 ンヤーゾ・株式会社
例を示すブロック図。 第２図は同フィールド単位のタイムチャート。 第３図は同ｆｌ１４４−位のクイｌ、チャート。 第４図は÷７カウンタ（支）のタイムチャート。 第５図は従来のザンプリングクロツク発生回路をｌＴモ
すブロック図。 ２・・・−リンブリングクロック発生手段、３・・・同
期パルス発生回路、 ４・−係７−相比較器；、 訃・・位相調整手段
、＋１・・Ａ Ｎ ＋）ゲート、１２・・・文字信弓−
５２１・・・高周波発１）（器、２２・・・÷７カウン
タ、２３・・パリ−ンブリングクロツク、 ２４・・・１１１カイ、；号、 ３１・・−ロード
信′；じ°、３２・・・イｒ７″相比較ゲート信号、４
１・・・出力信号、 ４２・・・可変り「１ツク、
５１・・・［１−バスフィルタ、 ５２・・・Ａ ／Ｉ）コンバータ、 ５４・・・ＣＰ Ｌｌ 。 ５５・・・Ａ 、’ １）変換スタートパルス発生器、
５６・・・オールド多重１■ゲート信号、６０・・・デ
ィジタルＲ＆ｉ、 ６１・・・調整信シ；−０ 出願人 ンヤーゾ・株式会社
Claims (1)
- １、 ビデイオ信シ｝から多重されている文字信号を抜
き取り、バッファメモリに書き込む文字多重放送受信装
置ｂ゛において、高周波信号をカウントダウンして、所
定周波数のサンプリングクロックを発生させるサンプリ
ングクロック発生手段と、ヤングリングクロックを文字
信けと同期させる信けをサンプリングクロック発生手段
に印加する同期ａｔｌＪ ａｑ１丁段と、文字信号及び
サンプリングクロックの１１＞：相を比較し、イ）’ｔ
ｌ相差に対応する信号を出力する位相１ヒφ仝手段と、
フィールド毎に該位相比較１段の出力信号をディジタル
数値Ｖこ変換し、該ディジタル数値と対応する調整信号
をサンプリングク『１ツク発′１ミＬ段ＶＣ印加してサ
ンプリングクロックの位相｛ｆ−文字（Ｖ＞ｊの位相と
一致させる位相調整手段とを具備することを特徴とする
文字多重放送受信装置におけるサンプリングクロック発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8682882A JPS58204686A (ja) | 1982-05-21 | 1982-05-21 | 文字多重放送受信装置におけるサンプリングクロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8682882A JPS58204686A (ja) | 1982-05-21 | 1982-05-21 | 文字多重放送受信装置におけるサンプリングクロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58204686A true JPS58204686A (ja) | 1983-11-29 |
| JPH0312511B2 JPH0312511B2 (ja) | 1991-02-20 |
Family
ID=13897669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8682882A Granted JPS58204686A (ja) | 1982-05-21 | 1982-05-21 | 文字多重放送受信装置におけるサンプリングクロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58204686A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104236A (en) * | 1978-02-02 | 1979-08-16 | Nippon Hoso Kyokai <Nhk> | Synchronizing-signal-phase coupled circuit |
| JPS56166679A (en) * | 1980-05-27 | 1981-12-21 | Matsushita Electric Ind Co Ltd | Regenerating device for sampling clock |
| JPS57107688A (en) * | 1980-12-25 | 1982-07-05 | Toshiba Corp | Sampling pulse correcting system |
-
1982
- 1982-05-21 JP JP8682882A patent/JPS58204686A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104236A (en) * | 1978-02-02 | 1979-08-16 | Nippon Hoso Kyokai <Nhk> | Synchronizing-signal-phase coupled circuit |
| JPS56166679A (en) * | 1980-05-27 | 1981-12-21 | Matsushita Electric Ind Co Ltd | Regenerating device for sampling clock |
| JPS57107688A (en) * | 1980-12-25 | 1982-07-05 | Toshiba Corp | Sampling pulse correcting system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312511B2 (ja) | 1991-02-20 |
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