JPS5819972A - 複合計算機システム応答時間表示装置 - Google Patents

複合計算機システム応答時間表示装置

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Publication number
JPS5819972A
JPS5819972A JP11885081A JP11885081A JPS5819972A JP S5819972 A JPS5819972 A JP S5819972A JP 11885081 A JP11885081 A JP 11885081A JP 11885081 A JP11885081 A JP 11885081A JP S5819972 A JPS5819972 A JP S5819972A
Authority
JP
Japan
Prior art keywords
time
task
response time
signal
computer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11885081A
Other languages
English (en)
Inventor
Koji Ominato
大湊 幸二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS5819972A publication Critical patent/JPS5819972A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/30Monitoring
    • G06F11/34Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment

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  • Engineering & Computer Science (AREA)
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  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は複合計算機システムの個々の計算機の応答時
間を測定しこれをオペレータにガイダンスすることがで
きる形態で表示する装置に関するものである。
計算機が実行すべき仕事の1単位をタスクと称するとき
、各タスクにはそのタスクの性質によ・シ実行優先度が
′あらかじめ定め゛られている。実行優先度が異る2つ
のタスクの実行要求が同時に発生すると、実行優先度の
高いタスクが最初に実行される。したがって実行優先度
i低いタスクはど応答時間、すなわち当該タスクの実行
要求が発生してから実行指示が発せられるまでの時間が
長くなる。その喪めタスク轄実行優先宥別に分類してお
いて、このタスク分類ごとの応答時間を測定する。
第1図は従来の装置における応答時間測定の一例を示す
流れ図で、(1)t;i計算機内で発′生ずる各種割込
ステップ、蝋2)はタスク実行要求の発生によって生ず
る割込ステップで、その時に実行要求の発生するタスク
管仮にA1のタスクとする。(3)は計算機の管理機能
を実行するモニタの発動ステップ、(4#は各種割込(
13かAi割込(2)のいずれかの割込処理ステップ、
(51は崖1割込(21を処理するとしてタスクAi起
動指示ステップ、(61ti起動指示ステツプ(5)O
実行時刻TAl を記憶するステップ。(ηはタスクム
負より実行優先度の高いタスクの実行要求が存在するか
否かを調査しN(X存在しない)の場合社ステップal
K$5.η莞(存在する。たとえばタスク待ち行列のう
ちにタスクムlより優先変の高いタスクAjが存在する
)の場合#iミステップ81 K ml ? 、タスク
Ajの実行を指示し、次にステS ツブ(9)でタスクAjの実行を行う。
ステップ−に移った場合はタスクA1の実行が指示され
、ステップaυではステップooの実行時刻TBiの読
取rt行い、ステップα3で応答時間TR1をTRi 
= Tl1i −TAi Kよって算出し記憶装置に格
納した後ステップ03でタスクA1を実行する。記憶装
fK記憶したTRiの時系列的な最大値、最小値、平均
値などを求めるデータ処理を行って応答時間を表示する
従来の装置は上述のように動作するので、個々の計算機
の中で、個々のタスクの応答時間を測定することはでき
るが、複数の計算機の応答時間を集中的に監視するには
不適であるという欠点があり、かつ個々の計算機におい
て当該計算機の個々のタスクの応答時間を測定すること
はモニタのオーバヘッドタイム(overhead t
ime ) 1i−いたずらに増大するという欠点があ
った。
この発明は従来の製電における上記の欠点を除去する大
めになされたもので、複合計算機システムの中に各計算
機の応答時間を測定する監視用計算機を1台設け、個々
の計算機のモニタのオーバヘッドを含む負荷を軽減させ
かつ各計算機の応答時間の推移をオペレータに対するガ
イダンスを行う形で表示することがてきる表示装置を提
供することを目的としている〜 以下、図面についてこの発明の詳細な説明する。第2図
はこの発明の一実施例を示すブロック図で、0◆は1合
計算機システムを構成する各主計算機(以下計算機をC
PUと略記する)、(ロ)は各CPUα◆の各タスクで
、優先レベルにより分類される。
(2)はプロセス入出力装置、鰭は時計、a・は監視用
cpo%asはブラウン管表示装置、Caa印字装置で
ある。
次に動作について説明する。時計顛は各CPU (1◆
に並列に時刻信号を供給する。この共通の時刻信号によ
り各CPU(ロ)からの信号出力時点とCPU (II
における信号入力時点とが整合される。
各CにI◆はタスク実行要求の発生に対し、第1図の各
ステップからステップ(6) 、 (1m) 、 a3
を除いた各ステップを実行し、たとえばタスクAtの実
行要求に対して社ステップ(5)を実行した後ステップ
lIGを実行するまでの期間(この期間を仮に応答時間
内期間という)論理「l」の信号を、該当するタスク(
イ)に設定し、プロセス入出力装置(2)を介しCPU
 錦へこの信号を送出する。複合計算システム全体を通
じタスク(2)Fi16レベルS度に分割されており、
16種のタスク(至)からの信号は時分割的にCPU 
(IIに送出される。すなわちlっの時間フレームをた
とえば16個の時間スロットに分割し各タスク(イ)K
記憶される上述の論理「l」の信号は該当する1つの時
間スロット内のパルス信号として送出される。このパル
ス信号を仮にレベル信号というとすると、°16レベル
に分割された各タスク(至)から#i16種類のレベル
信号が各時間フレームととに繰返して送出される。タス
ク(至)に論理「o」の信号が記憶されていることは当
該レベルのタスクは応答時i内期間にないことを意味し
この場合は対応する時間スロ゛ット内にパルス信号の送
出が行われない− CPU (IIは時間フレームの中のどの時間スロット
でどのレベル信号が送出されるかを知っているので、時
計aηからの時刻信号により、入力されるレベル信号を
各レベルととに分離しこれを各記憶回路に保持する。す
なわち、各記憶回路の内容は該当する時間スロットにパ
ルスが存在するとき論理rlJKセットされ、該当する
時間スロットにパルスが存在しないとき論理「0」Kリ
セットされる。したがって、時間フレームの周期を充分
に短くすれば、CPUtill中の上記各記憶回路の内
容は各タスク(2)に設定されて応答時間内期間を表す
信号と同じになる。したがって上記各記憶回路の内容が
論理イl」である時間を測定すれば各タスクレベルの応
答時間を知ることができる。この測定精度が1Oras
(10ミリ秒)程度でよい場合ti 10 fElml
の周期で上記各記憶回路の論理を走査して計数する仁と
ができるわとのようにして各レベルごとの応答時間を測
定してこれを記憶しておき、時系列的に見た場合の瞬時
値、過去1分間、5分間、(9)分間%1時間−・、の
平均、最大、最小値を表示装WaS、印字装置(2)を
用いて表示しオペレータに対するガイダンスを行うこと
ができる。
23図はこの発明における出力形態の一例を示す表示図
であって、表示装置a湯の表示と見てもよく印字装置−
による印字と見てもよい。回内の数字の単位社秒(se
e)であり、タスクはbレベル(1〜15)に分類され
、応答時間の瞬時値及び1分間、5分間、(9)分間及
び1時間の平均値、表らびにあらかじめ設定した標準値
を示す。
たとえば、レベルNo−15のタスクは最も優先度が低
いため応答時間は長くな夛、標準2.008eeとなっ
ているので、たとえ3.58 sec の瞬時値が出て
も異常状態ではないと判断することができる。
したがって、第3図に示すような表示によりオペレータ
は妥当な判断をすることができる。
以上のように、この発明によれば各レベルのタスクに対
する応答時間を監視するための専用のCPU t−設け
たので、6主CPU K負荷のかからない簡単な方法で
オペレータの総合監視に好適な表示を行うことができる
。  −
【図面の簡単な説明】
第1図は従来の装置における応答時間測定の一例を示す
流れ図、第2図はこの発明の一実施例を示すブロック図
、第3図はこの発明に゛おける出力形態の一例を示す表
示図である、 O◆・・・主計算機、(至)・・・タスク、0・・・・
プロセス入出力装置、顛−・時計、舖−・監視用計算機
、(lI−・ブラウン管表示装置、ω−・印字装置。 代理人 葛 野 信 − 第1図

Claims (1)

    【特許請求の範囲】
  1. 実−行を必要とするタスクを当該タスクの実行優先度に
    従2て実行する各主計算機から構成される主計算機群と
    、上記各主計算機の與答時間を監視するために設けられ
    る一視用計算機と、この監視用計算機及び上記主計算機
    群のすべての主計算機に時刻信号を供給する時計と、上
    記各主計算機において当該、主計算機で処理すべきタス
    クを実行優先度別に分類し各主計算機の各タスク分類に
    対しそれぞれ割、当てられた時間スロットを用いて当該
    −スフが起動指示されてから実行指示されるまでの間の
    状、l!すなわち応−答時間内にある状態であるか否か
    を表す状態信号を周期的に出力する手段と、上記主計算
    機群のすべての主計算機から各タスク分類に対しそれぞ
    れの時間スロツ)Kよシ周期的に出力される。上記状態
    信号を上記監視用計算機に入力して保持する手段と、上
    記監視用計算機において上記保持され良状態信号が応答
    時間内にある主計算機各タスク分類に対し計測する手段
    と、上記監視用計算機において上記計測され友各応i蒔
    間に対し所定のデータ処理を施した彼オペレータにガイ
    ダンスすることができる形態で表示する手段よ、備ええ
    複−計算機y x ? A応答時間表示。
JP11885081A 1981-07-29 1981-07-29 複合計算機システム応答時間表示装置 Pending JPS5819972A (ja)

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JPS5819972A true JPS5819972A (ja) 1983-02-05

Family

ID=14746680

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JP (1) JPS5819972A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60241154A (ja) * 1984-05-16 1985-11-30 Fujitsu Ltd 多重応答電文制御方式

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60241154A (ja) * 1984-05-16 1985-11-30 Fujitsu Ltd 多重応答電文制御方式

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