JPH02300947A - プロセッサ使用率計測回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 プロセッサの使用率を計測する回路に関し、プロセッサ
の処理能力低下を招く測定用プログラムを使用すること
なくプロセッサの使用率を計測することを目的とし、 プロセッサより該プロセッサが処理実行中であることを
表示する実行中表示情報、クロック源よりクロックパル
スを入力し、前記実行中表示情報が入力されている間、
クロックパルスを計数して時間計測値を出力し、かつリ
セットパルスが入力されたときに計数値をリセットする
時間計測手段と、前記クロックパルス源よりクロックパ
ルスを入力して計数し、予め設定された回数を計数する
ごとに計測周期パルスとリセットパルスを出力する計測
周期パルス発生手段と、前記時間計測手段より時間計測
値、計測周期パルス発生手段より計測周期パルスを入力
し、計測周期パルスが入力される都度、入力された時間
計測値を保持して計測結果表示手段に出力する計測結果
保持手段を備え、プロセッサの使用率を示す計測値を周
期的に出力するように構成する。

〔産業上の利用分野］ 本発明は、プロセッサの使用率を計測する回路に関する
。

電子交換機等のオンライン・リアルタイム処理を行なう
システムにおいて、プロセッサの使用率を常時測定する
ことはシステムの過負荷対策及び異常検出上、極めて重
要である。

従来、プロセッサの使用率は、ソフトウェア処理により
システムの状態を表示する表示パネルまたはオペレータ
・コンソールに表示されているが、そのためにシステム
を制御するソフトウェアがプロセッサの実行状態を示す
データを収集して使用率を算出して記憶し、さらに記憶
されたデータを表示装置に出力するという処理を行なっ
ている。

ソフトウェア自身が走行するプロセッサの使用率を測定
する場合、 ■　測定用プログラムを必要とする ■　表示用プログラムを必要とする などが条件となるほか、精度の高い測定を行なう場合は
、測定用プログラム自身の処理のためにプロセッサ使用
率が高くなると言う問題が生ずる。

このため、プロセッサの処理能力低下を招く測定用プロ
グラムを使用せずにプロセッサの使用率が測定できるプ
ロセッサ使用率計測回路が必要となっている。

〔従来の技術〕

第５図は従来方式の構成図、第６図は多重処理方式の概
念説明図である。

第５図において、プロセッサ（ＣＰＵ）２１は命令制御
部２２の制御によって各種のプログラム処理を行なって
いるが、一般にオンライン処理は多重処理により行なわ
れる。

第６図は上記の多重処理方式の概念を説明する図であり
、図においてプログラムは優先順位の高いＨレベルから
順に、Ｌレベル、Ｂ（ベーシック）レベルと３種類の優
先順位別に分類され、処理される。各プログラムは起動
周期を有し、第６図に示すように、例えばａｍｓ毎のイ
ンターバルタイマ（Ｔ　Ｉ　）割込みにより、先ずＨレ
ベルのプログラムが起動され、Ｈレベルの処理を終わる
と、Ｌレベル、Ｂレベルの処理が行なわれる。

また、多重処理方式のプロセッサは、運転状態として、
ＲＵＮ、ＨＡＬＴ、５ＴＯＰの３状態を有している。Ｒ
ＵＮはプログラム実行中であり、第６図においてＨレベ
ル、Ｌレベル及びＢレベルのプログラムの実行中の状態
がＲＵＮ状態である。

また、ＨＡＬＴ状態は処理の中断状態であり、ある周期
においてＢレベルの処理プログラム実行後、次のＴＩ割
込みまでの間がＨＡＬＴ状態となる。

これに対して５ＴＯＰはプロセッサが停止中め状態であ
る。ＨＡＬＴ状態と５ＴＯＰ状態の違いは、５ＴＯＰ状
態は割込みが発生してもプロセッサは停止状態のままで
あるが、ＨＡＬＴ状態では割込みの受付が可能であり、
ＴＩ割込み等の割込みが発生すると割込み処理の所定の
アドレスよりプロセッサをＲＵＮさせ、ＲＵＮ状態へ移
行する。ＲＵＮ状態よりＨＡＬＴ状態への移行はＨＡＬ
Ｔ命令により行なわれ、ＨＡＬＴ命令を実行するとプロ
セッサは割込み待ちの状態となる。第６図には以上の状
態が示されている。

かかるプロセッサにおいて、プロセッサの使用率はプロ
セッサのＲＵＮ状態とＨＡＬＴ状態を合計した時間に対
するＲＵＮ状態の時間の比率であり、プロセッサがハー
ド的に有しているＲＵＮ状態表示回路の出力（以下、実
行中表示情報と記す）を計測するか、プログラム処理に
おいてＲＵＮ状態の時間をクロックを用いて計測するこ
とにより、正味の使用率の計測が可能である。

第５図においてプロセッサ２１のインターバルタイマＴ
Ｉは図示省略されたクロックにより所定時間（例えば８
ｍ５）を計数し、所定時間に至るとＴＩ割込みを発生す
ると共に計数を０にリセットして再び計数を開始する。

従来の方式においてはプログラムによって実行中の時間
、即ち、ＲＵＮ時間を計測しており、インターバルタイ
マＴＩによりプログラムが再開され、ＨＡＬＴ命令が出
されるまでの経過時間を算出し、それを累計することに
より計測を行なっている。

測定用プログラムはＨＡＬＴ命令が出される直前に起動
され、今回の８ｍｓ周期処理での正味ＲＵＮ時間をイン
ターバルタイマＴＩより読出し、レジスタＲＥＧ、に格
納する。次いで、プログラムは主記憶装置２３内の累積
ＲＵＮ時間メモリ２４に記憶されている累積ＲＵＮ時間
データを読出してプロセッサ２１内の他のレジスタＲＥ
Ｇ２に格納する。演算実行部ＡＬＵはレジスタＲＥＧ、
に格納された累積ＲＵＮ時間データをレジスタＲＥＧ。

に格納されている前記ＲＵＮ時間データに加算して累積
ＲＵＮ時間データを更新し、バッファレジスタＢＲとプ
ロセッサバスを介して主記憶装置２３内の累積ＲＵＮ時
間メモリ２４に記憶する。

該累積ＲＵＮ時間メモリ２４に記憶された累積ＲＵＮ時
間データは予め設定された周期毎に読出され、プロセッ
サハス及びデータチャぶル装置ＤＣＨを介してディスプ
レイ装置またはプリンタ等の入出力装置Ｉ１０に出力さ
れ、表示または印字される。

以上から明らかなように、従来の方式は上記処理を行な
うために、ＲＵＮ時間を計測するプログラム、ＲＵＮ時
間を累積して主記憶装置に記憶させるプログラム及び累
積ＲＵＮ時間データを入出力装置に出力するプログラム
を作成する必要があり、また、上記の処理のためにプロ
セッサの処理時間が増加すると言う問題を有している。

〔発明が解決しようとする課題〕

以上説明したように、従来の方式においてはプロセッサ
の使用率を計測して表示するためのプログラムが必要で
あり、また、該プログラムの処理のためにプロセッサの
処理能力が低下すると言う問題を有していた。

本発明は、プロセッサの処理能力低下を招く測定用プロ
グラムを使用することなくプロセッサの使用率を計測す
ることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、１はプロセッサ使用率計測回路で、プロセッサよ
り該プロセッサが動作中であることを表示する実行中表
示情報を入力して計測し、プロセッサの使用率を周期的
に出力する回路である。

２〜５は前記プロセッサ使用率計測回路１を構成するも
のであり、２は時間計測手段で、プロセッサよりの前記
実行中表示情報とクロックパルスを入力し、前記実行中
表示情報が入力されている間、クロックパルスを計数し
て時間計測値を出力する手段、３は計測周期パルス発生
手段で、前記クロックパルスを入力して計数し、予め設
定された回数を計数するごとに計測周期パルスを出力す
る手段、４は計測結果保持手段で、前記時間計測手段２
より時間計測値、計測周期パルス発生手段３より計測周
期パルスを入力し、計測周期パルスが入力される都度、
入力された時間計測値を保持して出力する手段、５はク
ロック源で、前記時間計測手段２及び計測周期パルス発
生手段３にクロックパルスを供給するものである。

また、６はプロセッサで使用率を計測する対象となるも
の、７は計測結果表示手段で前記プロセッサ使用率計測
回路１より出力される計測結果を表示するものである。

〔実施例〕

第２図は本発明の一実施例の構成図、第３図及び第４図
は第２図の実施例を用いた応用例の構成図である。

第２図中、１１はプロセッサ使用率計測回路、１２〜１
５はプロセッサ使用率計測回路の構成部分で、１２はｌ
Ｏ進カウンタ（ＣＮＴ）、１３は１００ｍｓ計数器、１
４はセーブレジスタ（ＲＥＧ）　、１５はクロック発振
器である。また、１６はプロセッサ（ＣＰＵ）、１７は
数字表示器である。

第２図においてプロセッサ１６がプログラム実行中は命
令制御部より実行中表示情報が出力（オン状態）されて
いる。１０進カウンタ１２は該実行中表示情報をＥＮ（
カウントイネーブル）端子に、クロック発振器１５より
のＱ、１ｍｓのクロックパルスをＣＬＫ端子に入力し、
ＥＮ端子がオン状態のときにクロックパルスが入力する
ごとに＋１を計数し、計数結果をＱ０〜ＱＩＩに出力す
る。入力のクロックパルスが０．１ｍｓであるため、Ｑ
０〜Ｑ３の４ビツトが１０進数の少数点以下の１桁、Ｑ
４〜Ｑ、が単位の桁、Ｑ８〜Ｑ１１が１０位の桁をそれ
ぞれ表示する。この１０進カウンタ１２の出力のうち、
Ｑ、〜Ｑ　＋　＋がセーブレジスタ１３のＤ０〜Ｄ、に
出力され、Ｑ０〜Ｑ３は実用上必要性が低いため出力さ
れない。

一方、１００ｍ５計数器１３はクロック発振器１５より
０．１ｍｓのクロックパルスを入力して計数し、１００
０パルス、即ち、１００ｍｓ計数するごとに出力パルス
を送出する。該パルスがセーブレジスタ１４のＣＬＫ端
子に入力されると、該セーブレジスタ１４はＣＬＫ端子
にパルスが入力されたときの１０進カウンタ１２の出力
Ｑ４〜Ｑ　＋　ｒを取込んで保持し、数字表示器１７に
Ｑ０〜Ｑ７を出力する。

数字表示器１７に表示される値は１００ｍｓ間における
プロセッサ１６の実行中表示情報のオン時間の累積値で
あるが、計測時間が１００ｍ５であるため、使用率を％
で示す値ともなる。

また、１００ｍ５計数器１３の出力パルスは１０進カウ
ンタ１２のＲ３（リセット）端子にリセットパルスとし
て入力されるため、該１０進カウンタ１２はリセットさ
れ、改めて計測を開始する。即ち、計測は１００　ｍ　
ｓ単位で行なわれて表示される。

なお、以上の説明においてはクロックパルスを０．１ｍ
ｓ、計測周期を１００ｍ５としたが、使用条件に応じて
他の時間を用いても同様の効果が得られることは明らか
であり、また計測周期が１００以外の数値となる場合に
セーブレジスタ１４の出力値と計測周期の値より百分率
を算出する手段を用いて使用率を表示することは容易に
可能である。

また、数字表示器１７の代わりに他の表示機器または印
字機器を用いて表示または記録せしめることは周知の技
術によって容易に実現可能である。本発明はこれらを排
除するものではない。

第３図は第２図の実施例を用いた一応用例の構成図であ
り、複数のプロセッサＣＰＵ、〜ＣＰＵ８の個々の使用
率を計測する例を示している。第３図中、第２図と同じ
ものは同一記号を用い、１８は選択器（スイッチ）であ
る。

第３図において、複数のプロセッサＣＰＵ、〜ＣＰＵ、
の個々の使用率を知ろうとする場合、システムの監視者
は選択器１８を操作して計測を行なうプロセッサとプロ
セッサ使用率計測回路１１とを結合せしめて計測を実行
する。選択器１８によりプロセッサを順次切替えて計測
すればすべてのプロセッサの使用率を知ることができ、
プロセッサの平均使用率を求めたり、プロセッサ間の負
荷の不平衡の有無を確認したりすることが可能となる。

第４図は第２図の実施例を用いた他の応用例の構成図で
あり、複数のプロセッサＣＰＵ、−ＣＰＵＮを総合して
評価する計測システムの例を示している。第４図中、第
２図と同じものは同一記号を用い、１９は評価回路であ
る。

第４図においては複数のプロセンサｃｐｕ、〜ＣＰＵＮ
の一つごとにプロセッサ使用率計測回路１１を使用し、
複数のプロセッサ使用率計測回路１１の出力を評価回路
１９に入力して評価を行なう。評価回路１９の詳細は図
示省略されているが、各プロセッサ使用率計測回路１１
の出力データを集計してシステムとしての使用率を算出
したり、予め設定した値よりも大きな使用率を示すプロ
セッサが発生した場合に警報を発出したり、またプロセ
ッサごとの使用率を比較して負荷の不平衡が予め設定し
た値よりも大きくなった場合に警報表示などを行なわせ
ることが可能である。

〔発明の効果〕

以上説明したように、本発明によれば、従来の測定用プ
ログラムが不要となり、測定用プログラムによるプロセ
ッサの処理能力低下を防止することが可能となるほか、
使用率を多様な形態で表示することが可能となり、かか
るプロセッサ使用率計測回路の性能向上と計測システム
作成の効率化に資するところが大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
構成図、第３図及び第４図は本発明実施例の応用例構成
図、第５図は従来方式の構成図、第６図は多重処理方式
の概念説明図である。 図中、 １　−−−−−・−−−一−−−−−−・・・・・・−
プロセッサ使用′率計測回路２−−−−−−−−−−−
−−−−・一時間計測手段３　−−−−−−−−−−−
−−−−・−−一−−・−計測周期パルス発生手段４　
−−−−−−−−−−・−・・・−・・・−計測結果保
持手段５　・・−・−一−−−・・−一−−−−−−−
−クロック源６−−−−−−−−−−−−−−−−・−
・−・・プロセッサ７−−−−−−−−−−−−−−−
−・−・−・−計測結果表示手段である。 本発明の原理説明図 第１図 数字表示器 本発明の実施例構成図 第２図 本発明の応用例構成図（１） 第３図 本発明の応用例構成図（２） 第４図

Claims (1)

1. 【特許請求の範囲】 　プロセッサ（６）より該プロセッサが処理実行中であ
   ることを表示する実行中表示情報、クロック源（５）よ
   りクロックパルスを入力し、前記実行中表示情報が入力
   されている間、クロックパルスを計数して時間計測値を
   出力し、かつリセットパルスが入力されたときに計数値
   をリセットする時間計測手段（２）と、 前記クロック源（５）よりクロックパルスを入力して計
   数し、予め設定された回数を計数するごとに計測周期パ
   ルスとリセットパルスを出力する計測周期パルス発生手
   段（３）と、 前記時間計測手段（２）より時間計測値、計測周期パル
   ス発生手段（３）より計測周期パルスを入力し、計測周
   期パルスが入力される都度、入力された時間計測値を保
   持して計測結果表示手段（７）に出力する計測結果保持
   手段（４）を備え、 プロセッサの使用率を示す計測値を周期的に出力するこ
   とを特徴とするプロセッサ使用率計測回路。