JPS58197864A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58197864A JPS58197864A JP7997682A JP7997682A JPS58197864A JP S58197864 A JPS58197864 A JP S58197864A JP 7997682 A JP7997682 A JP 7997682A JP 7997682 A JP7997682 A JP 7997682A JP S58197864 A JPS58197864 A JP S58197864A
- Authority
- JP
- Japan
- Prior art keywords
- package
- resin
- tab
- suspension lead
- tab suspension
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高信頼性（高耐湿性）を有するレジンモールド
型の半導体装置％に、タブ吊りリードがレジン外部に露
出しているものあるいはタブが直接パッケージ外部に露
出している構造の半導体装置に関する。
型の半導体装置％に、タブ吊りリードがレジン外部に露
出しているものあるいはタブが直接パッケージ外部に露
出している構造の半導体装置に関する。
半導体素子をエポキシ樹脂等のレジンにてモールドした
半導体装置は、モールド対土構造が簡雛であると共に低
コストに製作出来ると−・う利点を有するものの、セラ
ミック型パッケージに比較して耐湿性が劣るという欠点
がある。即ち、レジン％−ル）”型パッケージは、パッ
ケージ外部の水分がレジン自体及びリードとレジンとの
隙間を介して浸入し易い。特に半導体素子を取り付ける
タブを支持するタブ吊りリードとレジンとの隙間を通し
てパッケージ内部まで浸入し、これが半導体素子の表面
に形成したアルミニウムのポンディングパッドや配線に
付着してその部分を腐食し、電気的な接続を不良又は不
能して、半導体装置の寿命を短縮し、かつ信頼性を低下
させる問題がある。
半導体装置は、モールド対土構造が簡雛であると共に低
コストに製作出来ると−・う利点を有するものの、セラ
ミック型パッケージに比較して耐湿性が劣るという欠点
がある。即ち、レジン％−ル）”型パッケージは、パッ
ケージ外部の水分がレジン自体及びリードとレジンとの
隙間を介して浸入し易い。特に半導体素子を取り付ける
タブを支持するタブ吊りリードとレジンとの隙間を通し
てパッケージ内部まで浸入し、これが半導体素子の表面
に形成したアルミニウムのポンディングパッドや配線に
付着してその部分を腐食し、電気的な接続を不良又は不
能して、半導体装置の寿命を短縮し、かつ信頼性を低下
させる問題がある。
タブ吊りリードに関し工は、ペレット（半導体素子）を
［接接着しているので、ペレットはタブ吊りリードの影
響を受けやすい構造となっ１いる。
［接接着しているので、ペレットはタブ吊りリードの影
響を受けやすい構造となっ１いる。
また、し・ジンと金属からなるリード材料とは熱膨張係
数や他の材料電数が異なるために耐半田等の熱ストレス
の影響で容易にリードとレジン、又はペレット表面とレ
ジンとの間＆Ｃ隙関を生じてしまう。このため、特に小
型パッケージに至ってはタブ吊りリードが短かいため水
分の浸入が早く、半導体素子は短時間で不良に至る問題
がある。
数や他の材料電数が異なるために耐半田等の熱ストレス
の影響で容易にリードとレジン、又はペレット表面とレ
ジンとの間＆Ｃ隙関を生じてしまう。このため、特に小
型パッケージに至ってはタブ吊りリードが短かいため水
分の浸入が早く、半導体素子は短時間で不良に至る問題
がある。
したがって、本発明の目的はレジンとタブ吊りリードと
の間を通して侵入する水を確実に防ぎ、これによる半導
体素子寿命の増大及び信頼性の同上を達成することが出
来る半導体ａｍを提供するととｋある。
の間を通して侵入する水を確実に防ぎ、これによる半導
体素子寿命の増大及び信頼性の同上を達成することが出
来る半導体ａｍを提供するととｋある。
このような目的を達成するために本発明は、ノ（ッケー
ジ外部に露出しているタブ吊りリード端部分をシリコン
樹脂や他のレジン等の耐熱性後着材料テカバーすること
によう又耐半田等の熱ストレスを緩和し、タブ吊りリー
ドを介する水の侵入を防「耐湿性の向上を図るものであ
る。
ジ外部に露出しているタブ吊りリード端部分をシリコン
樹脂や他のレジン等の耐熱性後着材料テカバーすること
によう又耐半田等の熱ストレスを緩和し、タブ吊りリー
ドを介する水の侵入を防「耐湿性の向上を図るものであ
る。
以下、本発明を実施例に基い工説明する。
第１図は本発明の一実施例による半導体装置の一部を切
り欠いた状態の平面図、第２図は同じく拡大断面図、第
３図は同じく一製造工程における平面図である。
り欠いた状態の平面図、第２図は同じく拡大断面図、第
３図は同じく一製造工程における平面図である。
この実施例の半導体装置は第３図で示すようなリードフ
レーム１を用いて組立てる。すなわち、リードフレーム
１のタブ吊りリード（支持リード）２に支持されるタブ
３（纂１図参照）上に半導体素子４を固定した後、この
半導体素子４の電極とタブ３の周辺に内端を突出させる
リード５の内端とをワイヤ６でａ続した後、半導体素子
４．ワイヤ６、リード５の両端部をレジンモールドし又
レジンのパッケージ７で被う。その後、不要なり−ドフ
レーム部分を切断除去する。また、パッケージ７から突
出するり−ド５の外端部分は下方に折り曲げてインライ
ン形とする。また、タブ吊りり−ド２はパッケージ７の
縁部分で切断する。そこで、この実施例では、パッケー
ジ７の外周面に露出するタブ吊りリード２の地部をシリ
コン樹脂等の耐熱性Ｗｋ着材料で禎い、その被覆体８で
水分の浸入口となるタブ吊りリード２とパック−シフと
の界面端を被う。
レーム１を用いて組立てる。すなわち、リードフレーム
１のタブ吊りリード（支持リード）２に支持されるタブ
３（纂１図参照）上に半導体素子４を固定した後、この
半導体素子４の電極とタブ３の周辺に内端を突出させる
リード５の内端とをワイヤ６でａ続した後、半導体素子
４．ワイヤ６、リード５の両端部をレジンモールドし又
レジンのパッケージ７で被う。その後、不要なり−ドフ
レーム部分を切断除去する。また、パッケージ７から突
出するり−ド５の外端部分は下方に折り曲げてインライ
ン形とする。また、タブ吊りり−ド２はパッケージ７の
縁部分で切断する。そこで、この実施例では、パッケー
ジ７の外周面に露出するタブ吊りリード２の地部をシリ
コン樹脂等の耐熱性Ｗｋ着材料で禎い、その被覆体８で
水分の浸入口となるタブ吊りリード２とパック−シフと
の界面端を被う。
このような半導体装置によれば、水分の浸入口を被覆体
８で被うため、耐湿性の向上が図れる。
８で被うため、耐湿性の向上が図れる。
また、被覆体８は耐熱性接着剤からなることから、半導
体装置の使用時に発生する熱によっても劣化せず、常に
水分浸入口を被うことになる。
体装置の使用時に発生する熱によっても劣化せず、常に
水分浸入口を被うことになる。
第４図は他の実施例を示す。この例では、ヘッダ９と呼
ぶ基板上に半導体素子４を固定し、ヘッダ９の近傍に内
端を突出させるリード５の内端とをワイヤ６で接続して
いる。また、ヘッダ９の土面側をパッケージ７で被う構
造である。そこで、この例では、ヘッダ９の上面におけ
るパッケージ７との境界部を被覆体８で被って耐湿性の
向上を図っている。なお、パッケージ７とヘッダ９との
境界はヘッダ９の下面ｌｌＫもあるが、ヘッダ９の下面
はシャーシ等の取付板に密着させて固足し、使用時に発
生する熱をシャーシに伝達させる必要があることから、
被覆体の使用はで診難い。
ぶ基板上に半導体素子４を固定し、ヘッダ９の近傍に内
端を突出させるリード５の内端とをワイヤ６で接続して
いる。また、ヘッダ９の土面側をパッケージ７で被う構
造である。そこで、この例では、ヘッダ９の上面におけ
るパッケージ７との境界部を被覆体８で被って耐湿性の
向上を図っている。なお、パッケージ７とヘッダ９との
境界はヘッダ９の下面ｌｌＫもあるが、ヘッダ９の下面
はシャーシ等の取付板に密着させて固足し、使用時に発
生する熱をシャーシに伝達させる必要があることから、
被覆体の使用はで診難い。
第５図（ａｔ、 （ｂｌはデュアルインライ／形半導体
装置１０における被覆体８による耐湿性向上の例を示し
、第６図（ａｌ、 （ｂｌは基板１１の両端部をパッケ
ージ７から突出させて放熱フィン１２として用いた例を
示すものである。後者の場合も放熱フィン１２とパッケ
ージ７との露出界面部分を被覆体８で被って耐湿性の向
上を図っている。
装置１０における被覆体８による耐湿性向上の例を示し
、第６図（ａｌ、 （ｂｌは基板１１の両端部をパッケ
ージ７から突出させて放熱フィン１２として用いた例を
示すものである。後者の場合も放熱フィン１２とパッケ
ージ７との露出界面部分を被覆体８で被って耐湿性の向
上を図っている。
なお、本発明は前記実施例に限定されない。
以上のように、本発明によれば、耐湿性の優れた半導体
装置を提供することができる。
装置を提供することができる。
第１図は本発明の一実施例による半導体装置の一部を切
り欠いた状−の平面図、 第２＃！Ｊは同じ（断面図、 第３図は同じく一製造工程での平面図、第４図は他の実
施例の断面図、 第５図（ａｌ、 （ｂｌおよび第６図１ａｌ、 （ｂｌ
もそしく’し異る他の実施例の斜視図および断面図であ
る。 ｌ・・・リードフレーム、２・・・タブ吊りリード、３
・・・タブ、４・・・半導体素子、５・・・リード、６
・・・ワイヤ、７・・・パッケージ、８・・・被覆体、
９・・・ヘッダ、１１・・・基板、１２・・・放熱フィ
ン。 第 １ 図 第 ２ 図 第 ４ 図 ダ
り欠いた状−の平面図、 第２＃！Ｊは同じ（断面図、 第３図は同じく一製造工程での平面図、第４図は他の実
施例の断面図、 第５図（ａｌ、 （ｂｌおよび第６図１ａｌ、 （ｂｌ
もそしく’し異る他の実施例の斜視図および断面図であ
る。 ｌ・・・リードフレーム、２・・・タブ吊りリード、３
・・・タブ、４・・・半導体素子、５・・・リード、６
・・・ワイヤ、７・・・パッケージ、８・・・被覆体、
９・・・ヘッダ、１１・・・基板、１２・・・放熱フィ
ン。 第 １ 図 第 ２ 図 第 ４ 図 ダ
Claims (1)
- １、半導体素子を取り付ける基板あるいは基板を支持す
る支持リードとパッケージとの露出境界縁を耐熱性接着
材料からなる複覆体で被ってなることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7997682A JPS58197864A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7997682A JPS58197864A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197864A true JPS58197864A (ja) | 1983-11-17 |
Family
ID=13705350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7997682A Pending JPS58197864A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4788583A (en) * | 1986-07-25 | 1988-11-29 | Fujitsu Limited | Semiconductor device and method of producing semiconductor device |
-
1982
- 1982-05-14 JP JP7997682A patent/JPS58197864A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4788583A (en) * | 1986-07-25 | 1988-11-29 | Fujitsu Limited | Semiconductor device and method of producing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6093960A (en) | Semiconductor package having a heat spreader capable of preventing being soldered and enhancing adhesion and electrical performance | |
| US5483098A (en) | Drop-in heat sink package with window frame flag | |
| US7994633B2 (en) | Substrate for electrical device | |
| JPH08116016A (ja) | リードフレーム及び半導体装置 | |
| JPS61218139A (ja) | 半導体装置 | |
| KR100825784B1 (ko) | 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법 | |
| KR19980032479A (ko) | 표면 설치 to-220 패키지 및 그의 제조 공정 | |
| JP2586835B2 (ja) | 半導体集積回路 | |
| JPS59207646A (ja) | 半導体装置およびリ−ドフレ−ム | |
| JPS58197864A (ja) | 半導体装置 | |
| JPH0546098B2 (ja) | ||
| US6541870B1 (en) | Semiconductor package with stacked chips | |
| JPH07161910A (ja) | 樹脂封止型半導体装置 | |
| KR100373891B1 (ko) | 반도체장치 | |
| JPH03235360A (ja) | 樹脂封止型半導体装置 | |
| JP2001267484A (ja) | 半導体装置およびその製造方法 | |
| JPS635250Y2 (ja) | ||
| JPS59134857A (ja) | 半導体装置 | |
| KR0155441B1 (ko) | 지지바를 이용한 다이패드구조로 이루어지는 반도체패키지 | |
| JPH0555408A (ja) | 樹脂封止型半導体装置 | |
| JPH04168753A (ja) | 半導体装置 | |
| JPH0334561A (ja) | 半導体装置 | |
| JP2633513B2 (ja) | 半導体装置の製造方法 | |
| KR200156148Y1 (ko) | 반도체 패키지 | |
| JPH08316376A (ja) | 放熱部材及び該放熱部材を備えた半導体装置 |