JPS58194357A - フエイスダウンボンデイング型半導体装置 - Google Patents
フエイスダウンボンデイング型半導体装置Info
- Publication number
- JPS58194357A JPS58194357A JP7535982A JP7535982A JPS58194357A JP S58194357 A JPS58194357 A JP S58194357A JP 7535982 A JP7535982 A JP 7535982A JP 7535982 A JP7535982 A JP 7535982A JP S58194357 A JPS58194357 A JP S58194357A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- bonding
- fixed
- wiring substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフェイスダウンボンディング型半導体装置に関
する。
する。
半導体装置の組立構造の一つとして、配線基板上にチッ
プなＩｉＷ！固定するフェイスダウンボンディング（ダ
イレクトボンディング）構造が知られている。この場合
のテップ１は、第１図に示すように四角形の半導体ｔＪ
＼片２の主面に半球状に盛り上がったバンプ電極３を有
し、このパンツ電極３を配線基板（図示せず）の所望の
配縁部に１ね合せるように固定している。
プなＩｉＷ！固定するフェイスダウンボンディング（ダ
イレクトボンディング）構造が知られている。この場合
のテップ１は、第１図に示すように四角形の半導体ｔＪ
＼片２の主面に半球状に盛り上がったバンプ電極３を有
し、このパンツ電極３を配線基板（図示せず）の所望の
配縁部に１ね合せるように固定している。
ところで、このようなチップ１を虻＃基板に自動機を用
いて機械的に固定するとした場合、チップ１が四角形で
あり、かつ数百μｍ〜数ｍｍと極めて小さいことから、
チップ１の方向法めがし難く、自動チップボンディング
の固定精度に難がある。
いて機械的に固定するとした場合、チップ１が四角形で
あり、かつ数百μｍ〜数ｍｍと極めて小さいことから、
チップ１の方向法めがし難く、自動チップボンディング
の固定精度に難がある。
したがって、本発明の目的は自動チップボンディングの
方向法めが正確になる構造のフェイスダウンボンデイン
ゲル半導体装置を傍供することＫある。
方向法めが正確になる構造のフェイスダウンボンデイン
ゲル半導体装置を傍供することＫある。
以下、実施例により本発明を説明する。
第２図は本発明の一実施例による半導体装置の要部な示
す断面図、第３図は同じくチップの斜視図である。
す断面図、第３図は同じくチップの斜視図である。
この実施例のフェイスダウンボンディング型の半導体装
置は、第２図に示すように、セラミック板４の上面に配
線層５を有する配線基板６上にチップ１をフェイスダウ
ンボンディングによってバンプ電極３を介して固定され
ている。この実施例のチップ１は第３図に示すようＫ、
半導体小片２の外形は五角形となっていて、その主面に
は半球状ＫＪＩＩり上がったバンプ電極３が４個設けら
れている。そして、チップボンディング時にはチップｌ
を畠返しにしてバンプ電１に３を配置ｌｌｉ基板６の所
望の配置１層５に１なるようにして熱を利用して固定す
る。この際、チップｌを真空吸着するホンディングツー
ルは、その保持部をこのチップ１の三角形状の外形に対
応する三角錐窪みとしておけは、ボンディングツールに
対して常に一定の方向性を有してチップ１は吸着保持さ
れる。したがって、このボンディングツールを常に一定
の状態で配線基板６に動作させれば、チップ１は常に一
定の方向性を有して配線基板６に固定されるため、各バ
ンプ電極３はそれぞれ所定の配線層５に正確かつ確実に
接続されることになる。なお、チップ１を三角形とする
ことによって方向付けが容易となるため、チップ１の上
下、左右、表裏等の方向台をパーツフィーダー等を用い
て正確かつ確実に整列でき、かつボンディングツールに
自動的に供給することができる。このため、一連のチッ
プボンデインク作業の自動化が可能となり、製造コスト
の像減を図ることができる。また、チップの方向性の検
出もチップ外形が三角形であることから容易であるため
、簡易な自動機（含整列機）によってチップボンディン
グをすることができる。
置は、第２図に示すように、セラミック板４の上面に配
線層５を有する配線基板６上にチップ１をフェイスダウ
ンボンディングによってバンプ電極３を介して固定され
ている。この実施例のチップ１は第３図に示すようＫ、
半導体小片２の外形は五角形となっていて、その主面に
は半球状ＫＪＩＩり上がったバンプ電極３が４個設けら
れている。そして、チップボンディング時にはチップｌ
を畠返しにしてバンプ電１に３を配置ｌｌｉ基板６の所
望の配置１層５に１なるようにして熱を利用して固定す
る。この際、チップｌを真空吸着するホンディングツー
ルは、その保持部をこのチップ１の三角形状の外形に対
応する三角錐窪みとしておけは、ボンディングツールに
対して常に一定の方向性を有してチップ１は吸着保持さ
れる。したがって、このボンディングツールを常に一定
の状態で配線基板６に動作させれば、チップ１は常に一
定の方向性を有して配線基板６に固定されるため、各バ
ンプ電極３はそれぞれ所定の配線層５に正確かつ確実に
接続されることになる。なお、チップ１を三角形とする
ことによって方向付けが容易となるため、チップ１の上
下、左右、表裏等の方向台をパーツフィーダー等を用い
て正確かつ確実に整列でき、かつボンディングツールに
自動的に供給することができる。このため、一連のチッ
プボンデインク作業の自動化が可能となり、製造コスト
の像減を図ることができる。また、チップの方向性の検
出もチップ外形が三角形であることから容易であるため
、簡易な自動機（含整列機）によってチップボンディン
グをすることができる。
なお、本発明は前記実施例に限定されない。たとえは、
チップの外形は方向性の認識が四角形よりも容易な五角
形、七角形等の奇数多角形状であってもよい。
チップの外形は方向性の認識が四角形よりも容易な五角
形、七角形等の奇数多角形状であってもよい。
以上のように、本発明によれば、自動チップボンディン
グの方向決めが正確となる構造の７工イスダウンボンデ
イング型半導体装置を提供することがで鎗る。このため
、チップボンディングも自動化できることから、製造コ
ストも安価となる。
グの方向決めが正確となる構造の７工イスダウンボンデ
イング型半導体装置を提供することがで鎗る。このため
、チップボンディングも自動化できることから、製造コ
ストも安価となる。
第１図は従来のフェイスダウンボンディング用チップの
斜視図、 第２図は本発明の一実施例による半導体装置の
１要部を示す断面図、 第３図は同じくチップの斜視図である、ｌ・・・チップ
、２・・・半導体小片、３・・・バンプ電極、４・・・
セラミック基板、５・・・配線板、６・・・配１ｍ基板
。 第 １ 図 第 ２ 図 第 ３ 図 手続補正書（方式） １１件の表示 昭和５７ 年特許願第 ７５３５９ 号発明の名称 フェイスダウンボンディング型半導体装置補正をする者 引１４１式会ｔ！［１立 製 作 所ｊ 表 ６
：、１１１ 勝 茂 代 理 人 補正の対象 願書及び明細書の発明の名称の欄 Ｐ＋ｌｉ正の内容 ２４９−
斜視図、 第２図は本発明の一実施例による半導体装置の
１要部を示す断面図、 第３図は同じくチップの斜視図である、ｌ・・・チップ
、２・・・半導体小片、３・・・バンプ電極、４・・・
セラミック基板、５・・・配線板、６・・・配１ｍ基板
。 第 １ 図 第 ２ 図 第 ３ 図 手続補正書（方式） １１件の表示 昭和５７ 年特許願第 ７５３５９ 号発明の名称 フェイスダウンボンディング型半導体装置補正をする者 引１４１式会ｔ！［１立 製 作 所ｊ 表 ６
：、１１１ 勝 茂 代 理 人 補正の対象 願書及び明細書の発明の名称の欄 Ｐ＋ｌｉ正の内容 ２４９−
Claims (1)
- １、配線基板ｊにバンプ電極を弁してチップを固定して
なるフェイスダウンボンディング型半導体装置において
、前記チップは奇数の多角形状の外形となっていること
を特徴とする７エイスダウンボンデイング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7535982A JPS58194357A (ja) | 1982-05-07 | 1982-05-07 | フエイスダウンボンデイング型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7535982A JPS58194357A (ja) | 1982-05-07 | 1982-05-07 | フエイスダウンボンデイング型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58194357A true JPS58194357A (ja) | 1983-11-12 |
Family
ID=13573946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7535982A Pending JPS58194357A (ja) | 1982-05-07 | 1982-05-07 | フエイスダウンボンデイング型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58194357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4768078A (en) * | 1983-08-31 | 1988-08-30 | Kabushiki Kaisha Toshiba | Plastic-molded semiconductor device |
-
1982
- 1982-05-07 JP JP7535982A patent/JPS58194357A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4768078A (en) * | 1983-08-31 | 1988-08-30 | Kabushiki Kaisha Toshiba | Plastic-molded semiconductor device |
| US5010390A (en) * | 1983-08-31 | 1991-04-23 | Kabushiki Kaisha Toshiba | Plastic-molded semiconductor device |
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