JPS58194183A - アドレス信号処理装置 - Google Patents
アドレス信号処理装置Info
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- JPS58194183A JPS58194183A JP58070616A JP7061683A JPS58194183A JP S58194183 A JPS58194183 A JP S58194183A JP 58070616 A JP58070616 A JP 58070616A JP 7061683 A JP7061683 A JP 7061683A JP S58194183 A JPS58194183 A JP S58194183A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/935—Regeneration of digital synchronisation signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/102—Programmed access in sequence to addressed parts of tracks of operating record carriers
- G11B27/107—Programmed access in sequence to addressed parts of tracks of operating record carriers of operating tapes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/36—Monitoring, i.e. supervising the progress of recording or reproducing
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Communication Control (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
- Error Detection And Correction (AREA)
- Color Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は夫々アドレス信号を含む連続したデータブロ
ックからなる入力データに従ってアドレス信号を発生す
るアドレス信号処理装置に関する。
ックからなる入力データに従ってアドレス信号を発生す
るアドレス信号処理装置に関する。
この発甲は、％にしかしこれに限定されることでないが
、ディジタルビデオテープレコーダ（ＶＴＲ）から発生
され、ビデオ情報のブロックを表わすと共に複数個のノ
４ルスコード化されたサンプルテ夫大形成した連続のデ
ータブロックからなる入力デー１Ｋ従ってアドレス信号
を発生するアドレス信号処理装置に関する。
、ディジタルビデオテープレコーダ（ＶＴＲ）から発生
され、ビデオ情報のブロックを表わすと共に複数個のノ
４ルスコード化されたサンプルテ夫大形成した連続のデ
ータブロックからなる入力デー１Ｋ従ってアドレス信号
を発生するアドレス信号処理装置に関する。
＃ ｆｒ ％ ｆ ｖ ビジョン信号に対してディジタ
ル技術を使用すると云う関心が高まってきている。この
様な技術は、例えばあるビデオテープレコーダ装着で使
用されており、そこで＃′ｉ記録しようとすル入力テレ
ビジョン信号がサンプルされ、ソノサンゾルされたもの
がディジタル信号の形１１Ｎｃノ４にスコード変調され
、そのディジタルデータ信号力ＶＴＲによって記録され
、そして連続的に再生され、その再生されたディジタル
データ信号がデコードされ、仁のデコードされ良信号を
使用して元のテレビジョン信号と同じアナログ信号を形
成するようにしている。
ル技術を使用すると云う関心が高まってきている。この
様な技術は、例えばあるビデオテープレコーダ装着で使
用されており、そこで＃′ｉ記録しようとすル入力テレ
ビジョン信号がサンプルされ、ソノサンゾルされたもの
がディジタル信号の形１１Ｎｃノ４にスコード変調され
、そのディジタルデータ信号力ＶＴＲによって記録され
、そして連続的に再生され、その再生されたディジタル
データ信号がデコードされ、仁のデコードされ良信号を
使用して元のテレビジョン信号と同じアナログ信号を形
成するようにしている。
記録のために、ディジタルデータ信号をいくつかのブロ
ックに分割し、そして各ブロック同期とアドレス信号を
組合せて再生徒のディジタル信号を識別したり、デコー
ディングするのに使用するのは一般的である。一般にデ
コーディング装置ｆＶ！ある釉のアドレスカウンタを含
み、それが入力アドレスにロックされると、例えば磁気
テープより計、み出された情報のドロップアウトや欠落
に起因する入力アドレスの任意の連続したギャップの間
中フリーホイール（ｆｒ＠ｅ−ｖｈ・・ｌ）の状態にな
り得る。
ックに分割し、そして各ブロック同期とアドレス信号を
組合せて再生徒のディジタル信号を識別したり、デコー
ディングするのに使用するのは一般的である。一般にデ
コーディング装置ｆＶ！ある釉のアドレスカウンタを含
み、それが入力アドレスにロックされると、例えば磁気
テープより計、み出された情報のドロップアウトや欠落
に起因する入力アドレスの任意の連続したギャップの間
中フリーホイール（ｆｒ＠ｅ−ｖｈ・・ｌ）の状態にな
り得る。
従って、アドレスカウンタが入力アドレスにロックされ
る前に、入力アドレスが妥当であるようにできるだけ正
確なものとする必要があり、さもなけれはアドレスカウ
ンタ社結果として生じる飼った入力データブロックの伝
送に間違ってロックされるかもしれない、これは結果と
してテレビジョンｉｉ１＋ 僑に重大な画質の劣下を生
じ、斯る状態はアドレスカウンタが妥当な入力アドレス
に再ロックする着で持続されることに々る。
る前に、入力アドレスが妥当であるようにできるだけ正
確なものとする必要があり、さもなけれはアドレスカウ
ンタ社結果として生じる飼った入力データブロックの伝
送に間違ってロックされるかもしれない、これは結果と
してテレビジョンｉｉ１＋ 僑に重大な画質の劣下を生
じ、斯る状態はアドレスカウンタが妥当な入力アドレス
に再ロックする着で持続されることに々る。
この発甲によれば、ブロックからブロックへ周期的に変
化し且つ各々が周期的に変化する者数を表わす初数個の
アドレスワードで形成されたブロックアドレスを夫々含
む連続した入力データブロックを受信する手段と、各入
力ブロックアドレスに対して作動し、最下位の上記数を
表わす上記ブロックアドレスのアドレスワードによって
表わされる数をインクリメントし、このインクリメント
の際にキアリがあれば次の最上位の上記数を表わす上記
ブロックアドレスのアドレスワードｅｌｌＦｉん上位の
上記数を表わす上記ブロックのアドレスワードで表わさ
れる数をインクリメントし、史に ゛缶入カブロックア
ドレスに対して作動し、各々上記数又はインクリメント
された数を適当であるとして表わす複数個のアドレスワ
ードで形成された予測ブロックアドレスを形成する手段
と、次の各予測ブロックアドレスと次の入カブセックア
ドレスを比較し、１個以上の比較されたブロックアドレ
スの間で同一の屯のが有る場合のみ正しいアドレス表示
を発生する手段とを備えた入力データに従ってアドレス
信号を発生するアドレス信号処理装置が提供される。
化し且つ各々が周期的に変化する者数を表わす初数個の
アドレスワードで形成されたブロックアドレスを夫々含
む連続した入力データブロックを受信する手段と、各入
力ブロックアドレスに対して作動し、最下位の上記数を
表わす上記ブロックアドレスのアドレスワードによって
表わされる数をインクリメントし、このインクリメント
の際にキアリがあれば次の最上位の上記数を表わす上記
ブロックアドレスのアドレスワードｅｌｌＦｉん上位の
上記数を表わす上記ブロックのアドレスワードで表わさ
れる数をインクリメントし、史に ゛缶入カブロックア
ドレスに対して作動し、各々上記数又はインクリメント
された数を適当であるとして表わす複数個のアドレスワ
ードで形成された予測ブロックアドレスを形成する手段
と、次の各予測ブロックアドレスと次の入カブセックア
ドレスを比較し、１個以上の比較されたブロックアドレ
スの間で同一の屯のが有る場合のみ正しいアドレス表示
を発生する手段とを備えた入力データに従ってアドレス
信号を発生するアドレス信号処理装置が提供される。
次にこの発切を添附図面を参照しなから一寮施例につい
て駿明する。
て駿明する。
こむに開示される連続したデータブロックのアドレス信
号処理装着は、−例として、ディジタルＶＴＲで使用す
るための４のである。 ＶＴＲで記録する前に、入力テ
レビジョン信号を周期的にサンプリングする仁とによっ
て、テレビジョン信号がディジタル信号に変換されて連
続したサンプルが得られ、そしてこの各々のサンプルは
ａ４ルスコード変調されてデータワードを形成する。こ
れらのデータワードは１２８データワードのブロックに
グループ化される。この様なブロックの６個即ち７６８
データワードがテレビジョン信号の１水平走査ラインを
表わしている。実際には、これらの１０ツクの各々が一
対のサブブロックに細分割され、夫夫一対の配録及び再
生ヘッドを成す２つのヘッドに供給される。この様な６
個のブロックの約５５倍がいわゆるテレビジョン信号の
１フイールドのセグメントを表わし、そして斯るセグメ
ントの５個又Ｆ１６個が、テレビジョン信号がＮＴＳＣ
方式の如き５２５ライ′ンシステムテレピジミン信号か
又はＰＡＬ方式の如き６２５ラインシステムテレビジョ
ン信号であるかに応じて、１フイールドのテレビジョン
信号を形成する。このコード化は５２５又は６２５ライ
ンシステムテレビジョン信号フィールドの１フイールド
中における有効な水平赤査ラインの全数より多いライン
に対しなされ、余りの走査ラインは、再生データワード
中の誤りの検出及び訂正のためのプロツクノ臂すテイワ
ードの如きチェックワードを得るのに使用される。更に
必要゛ならば、例えば配録前にｒ−夕の順番を混ぜ（ｓ
ｈｕｆｆｌｉｎｇ）、そして再生後、元に戻す（ｄｏ−
ｍｈｕｆｆ ｌ ｉｎｇ）ことにより誤り検出及び訂正
や誤りの修正を行なうようにしてもよい。
号処理装着は、−例として、ディジタルＶＴＲで使用す
るための４のである。 ＶＴＲで記録する前に、入力テ
レビジョン信号を周期的にサンプリングする仁とによっ
て、テレビジョン信号がディジタル信号に変換されて連
続したサンプルが得られ、そしてこの各々のサンプルは
ａ４ルスコード変調されてデータワードを形成する。こ
れらのデータワードは１２８データワードのブロックに
グループ化される。この様なブロックの６個即ち７６８
データワードがテレビジョン信号の１水平走査ラインを
表わしている。実際には、これらの１０ツクの各々が一
対のサブブロックに細分割され、夫夫一対の配録及び再
生ヘッドを成す２つのヘッドに供給される。この様な６
個のブロックの約５５倍がいわゆるテレビジョン信号の
１フイールドのセグメントを表わし、そして斯るセグメ
ントの５個又Ｆ１６個が、テレビジョン信号がＮＴＳＣ
方式の如き５２５ライ′ンシステムテレピジミン信号か
又はＰＡＬ方式の如き６２５ラインシステムテレビジョ
ン信号であるかに応じて、１フイールドのテレビジョン
信号を形成する。このコード化は５２５又は６２５ライ
ンシステムテレビジョン信号フィールドの１フイールド
中における有効な水平赤査ラインの全数より多いライン
に対しなされ、余りの走査ラインは、再生データワード
中の誤りの検出及び訂正のためのプロツクノ臂すテイワ
ードの如きチェックワードを得るのに使用される。更に
必要゛ならば、例えば配録前にｒ−夕の順番を混ぜ（ｓ
ｈｕｆｆｌｉｎｇ）、そして再生後、元に戻す（ｄｏ−
ｍｈｕｆｆ ｌ ｉｎｇ）ことにより誤り検出及び訂正
や誤りの修正を行なうようにしてもよい。
第１図において、夫々１２８ワードデータブロツクと関
連して、２個の同期ワード及び４つのアドレスワードが
設けられる。先ず、形成に際して、各々のアドレスワー
ドは６ビツトワードである。
連して、２個の同期ワード及び４つのアドレスワードが
設けられる。先ず、形成に際して、各々のアドレスワー
ドは６ビツトワードである。
一般的な構造は第１図に示されており、次にこれを詳細
に説明する。
に説明する。
アドレスワードｌ
第１の３ビツト
最初のビットを最上位ビットとするθ〜５の範囲のブロ
ック数。
ック数。
第４及び第５のビット
Ｉ＃高４個までの磁気記録再生ヘッドを峻別可訃なヘッ
ドコード。
ドコード。
第６のビット
ＰＡし〜ＴＳＣ・識別子、又はより正確には６２５ライ
ンシステム信号１５２５ラインシステム信号隊別子アド
レスワード２ 全６ビツト 最初のビットを最上位ビットとする。−５４の範囲のラ
イン数 アドレスワード３ 第１のビット ８フイールド識別子で、これはフィールド０゜１．２及
び３が’ｏ”である。
ンシステム信号１５２５ラインシステム信号隊別子アド
レスワード２ 全６ビツト 最初のビットを最上位ビットとする。−５４の範囲のラ
イン数 アドレスワード３ 第１のビット ８フイールド識別子で、これはフィールド０゜１．２及
び３が’ｏ”である。
第２のビット
フレーム終別子で、これはフィールドｏ、１゜４及び５
が０＃である。
が０＃である。
訳３のビット
フィールド識別子で、これはフィールドｏ、２゜４及び
６が′０”である。
６が′０”である。
躯４〜第６のビット
６２５ラインシステム信号（ＰＡＬ）に対し０〜５の範
囲、そして５２５ラインシステム信号（ＮＴ８Ｃ）に対
して０〜４の範囲のセグメント数、ｅ初のビットが最上
位ピットである。
囲、そして５２５ラインシステム信号（ＮＴ８Ｃ）に対
して０〜４の範囲のセグメント数、ｅ初のビットが最上
位ピットである。
アドレスワード４
全６ピツト
再生時にアドレスワードｌ〜３の各ビットの訳シ検出及
びできれば訂正をも行うための巡回冗長検査（ＣＲＣ）
コード、誤りが検出されたが訂正されてなければビット
″１＃の形で誤りフラッグが誤っているアドレスワード
に付加される。
びできれば訂正をも行うための巡回冗長検査（ＣＲＣ）
コード、誤りが検出されたが訂正されてなければビット
″１＃の形で誤りフラッグが誤っているアドレスワード
に付加される。
更にこのアドレス構造の詳細及びこれを発生する方法は
、本出願人によって同日出願された英国特許出願番号第
８１２４８９５号の明細書を参照されたい。この説明で
は、簡略化するために、第１図に示すように全体の構造
を丁度３つの部分に大きく区切っており、これら３つの
部分はブロック数、ライン数及びセグメント数である。
、本出願人によって同日出願された英国特許出願番号第
８１２４８９５号の明細書を参照されたい。この説明で
は、簡略化するために、第１図に示すように全体の構造
を丁度３つの部分に大きく区切っており、これら３つの
部分はブロック数、ライン数及びセグメント数である。
ζこで、ライン数のために充分な大きさの値を得るため
の容量があれば、セグメント数はフィールド数で置き換
えてもよいが、以下に述べる餅明では、セグメント数で
あるものとする。
の容量があれば、セグメント数はフィールド数で置き換
えてもよいが、以下に述べる餅明では、セグメント数で
あるものとする。
第２図は単一のブロックアドレスの３つの部分を示し、
又−プ、ｏツク数がθ〜５の範囲で連続的に巡回するを
考慮した特定の実施例では、ライン数がθ〜５４の範囲
で連続的に巡回し、そしてセグメント数がθ〜５の範囲
で連続的に巡回する（６２５ラインシステムとする）。
又−プ、ｏツク数がθ〜５の範囲で連続的に巡回するを
考慮した特定の実施例では、ライン数がθ〜５４の範囲
で連続的に巡回し、そしてセグメント数がθ〜５の範囲
で連続的に巡回する（６２５ラインシステムとする）。
ＶＴＲの再生部分け、夫々ブロック数、ライン数及びセ
グメント数に対応した３つの構成部分を持つアドレスカ
ウンタからなるアドレス栴生器を備えている。各構成部
分は、プログラム化され、適当表か囲の数の間で連続的
に巡回し、そして必要な時に次の構成部分に対してキア
リを発生する。
グメント数に対応した３つの構成部分を持つアドレスカ
ウンタからなるアドレス栴生器を備えている。各構成部
分は、プログラム化され、適当表か囲の数の間で連続的
に巡回し、そして必要な時に次の構成部分に対してキア
リを発生する。
再生中、アドレスカウンタが入力アドレスにロックされ
、アドレスカウンタの出力を使用して各入力データｆｏ
ツクが、例えばフィールドメモリ内の適当なアドレスに
伝送される。一旦、ロックされると、アドレスカウンタ
は、例えばＶＴＲの磁気テープから計み出された信号の
ドロップアウトや欠落に起因する入力アドレスの任意の
イヤツブの間中フリーホイールの状態と力る。アドレス
カウンタが誤ってロックすると、データブロックの誤っ
た伝送に伴ないテレビジョン画像の画質が大きく劣下す
るのに鑑みて、アドレスカウンタがそれらにロックする
前に、入力アドレスが妥当であること１に確実すること
が必要である。
、アドレスカウンタの出力を使用して各入力データｆｏ
ツクが、例えばフィールドメモリ内の適当なアドレスに
伝送される。一旦、ロックされると、アドレスカウンタ
は、例えばＶＴＲの磁気テープから計み出された信号の
ドロップアウトや欠落に起因する入力アドレスの任意の
イヤツブの間中フリーホイールの状態と力る。アドレス
カウンタが誤ってロックすると、データブロックの誤っ
た伝送に伴ないテレビジョン画像の画質が大きく劣下す
るのに鑑みて、アドレスカウンタがそれらにロックする
前に、入力アドレスが妥当であること１に確実すること
が必要である。
従来、これは各人力ブロック数から次のブロック数がど
の様なものであるかを予測し、５〜０まで戻る周期に適
当に関連して前のブロック数に１を付加することによっ
て行なわれていた・そして予測した次の入力ブロックを
実際の次の入カッロック数と比較し、同一性をチェック
する。更に、各ライン数を次の入力ライン数と比較し、
そして各セグメント数を次の入力セグメント数と比較す
るが、しかし、これは、次の入力ライン又はセグメント
数は次の入力ライン又はセグメントのデータブロックに
対応するかも知れないので、同一性をチェックするので
なく、ＩＮＫその一つの中の一致を見るだけである。
の様なものであるかを予測し、５〜０まで戻る周期に適
当に関連して前のブロック数に１を付加することによっ
て行なわれていた・そして予測した次の入力ブロックを
実際の次の入カッロック数と比較し、同一性をチェック
する。更に、各ライン数を次の入力ライン数と比較し、
そして各セグメント数を次の入力セグメント数と比較す
るが、しかし、これは、次の入力ライン又はセグメント
数は次の入力ライン又はセグメントのデータブロックに
対応するかも知れないので、同一性をチェックするので
なく、ＩＮＫその一つの中の一致を見るだけである。
次の入力ブロックアドレスの予測を改善し、好ましくけ
アドレスカウンタを正確にロックさせることができる実
施例を以下に説−する。
アドレスカウンタを正確にロックさせることができる実
施例を以下に説−する。
第３図において、ＶＴＲの再生部分は磁気テープ（２）
からのディジタル情報を導出するための読出し装置（１
）を有する。記録のために、６ビツトデータ及びアドレ
スワードが更に８ビツトワードにエンコードされるもの
とする。この様なエンコード化は、記録される！−流酸
成分減少でき又、丙午時にある大きさの１差検出を生ず
る。ｖｔ、出し装置（１）は再生された８ビツトワード
をラッチ回路（３）及びアトｖｘｓ−ドｉｍ器（４）に
供給する。アドレスコード肇俟器（４）Ｉ／′ｉ制御信
号の１嶺１の元に作動して、入力８ビツトアドレスワー
ドを対応する６ビツトアドレスワードにデコードし、そ
の各々に更に１ビツトを付加して誤り表示を行うように
する。このビットは、１りが検出されると、狽りフラッ
グ″″１”となる、この様にして得られた７ビツトのア
ドレスワードはラッチ回路（５）に供給される。ラッチ
回路（３）及び（５）に供給されるクロック及び出方制
御ｊ信号は、その出力側において、７ビツトアドレスワ
ードがデータワード−に関連した適自な元のタイムスロ
ットで時分割多重化されるように働く。
からのディジタル情報を導出するための読出し装置（１
）を有する。記録のために、６ビツトデータ及びアドレ
スワードが更に８ビツトワードにエンコードされるもの
とする。この様なエンコード化は、記録される！−流酸
成分減少でき又、丙午時にある大きさの１差検出を生ず
る。ｖｔ、出し装置（１）は再生された８ビツトワード
をラッチ回路（３）及びアトｖｘｓ−ドｉｍ器（４）に
供給する。アドレスコード肇俟器（４）Ｉ／′ｉ制御信
号の１嶺１の元に作動して、入力８ビツトアドレスワー
ドを対応する６ビツトアドレスワードにデコードし、そ
の各々に更に１ビツトを付加して誤り表示を行うように
する。このビットは、１りが検出されると、狽りフラッ
グ″″１”となる、この様にして得られた７ビツトのア
ドレスワードはラッチ回路（５）に供給される。ラッチ
回路（３）及び（５）に供給されるクロック及び出方制
御ｊ信号は、その出力側において、７ビツトアドレスワ
ードがデータワード−に関連した適自な元のタイムスロ
ットで時分割多重化されるように働く。
この様にして得られ友ｒ−夕及びアドレスワードは、夫
々３つの７ビツトワードからなるブロックアドレスを有
し、夫々１個の７ビツトワードを記憶することができる
ラッチ回路（６） 、 （７）及び（８）に供給される
と共に比較器（９）、ＣＲＣ回路α０及びｎブロック周
期（ｎけ整数）で信号を遅延するｎブロック遅延回路θ
℃に供給される。
々３つの７ビツトワードからなるブロックアドレスを有
し、夫々１個の７ビツトワードを記憶することができる
ラッチ回路（６） 、 （７）及び（８）に供給される
と共に比較器（９）、ＣＲＣ回路α０及びｎブロック周
期（ｎけ整数）で信号を遅延するｎブロック遅延回路θ
℃に供給される。
ラッチ回路（６＞ 、 （７）及び（８）の出力は共に
リードオンリイメモリ（ＲＯＭ）α２０１０個の入力端
の内の７個の入力端に供給され、このＲＯＭ面の出力８
個の内の６個が比較器（９）の他方の入力端に供給され
る。
リードオンリイメモリ（ＲＯＭ）α２０１０個の入力端
の内の７個の入力端に供給され、このＲＯＭ面の出力８
個の内の６個が比較器（９）の他方の入力端に供給され
る。
ＲＯＭ ｆｉｇの７番目の出力は、ラッチ回路αｊを介
してＲＯＭ Ｕの他の入力側に帰還される。 ＲＯＭ（
ハ）の８番目の出力は、誤りフラッグ１１”がアドレス
ワード中にあると、誤り信号を比較器（９）に供給する
。ＲＯＭ（２）としては、プログラマブルＲＯＭ（ＦＲ
ＯＭ ）が好ましく、更には工場側でプログラムされる
タイプのものよりは、使用者側でプログラムができるタ
イプのＦＲＯＭであることが好ましい。
してＲＯＭ Ｕの他の入力側に帰還される。 ＲＯＭ（
ハ）の８番目の出力は、誤りフラッグ１１”がアドレス
ワード中にあると、誤り信号を比較器（９）に供給する
。ＲＯＭ（２）としては、プログラマブルＲＯＭ（ＦＲ
ＯＭ ）が好ましく、更には工場側でプログラムされる
タイプのものよりは、使用者側でプログラムができるタ
イプのＦＲＯＭであることが好ましい。
システムクロック及び制御信号発生器ａ４は、クロック
パル、ス信号をラッチ回路（６） 、 （７）及び（８
）のクロック端子に供給する。又、この発生器α４けラ
ッチ回路（３）、アドレスコード変換器（４）、ラッチ
回路（５）及びラッチ制御回路（ハ）に制御信号を供給
し、これによって、ラッチ制御回路（ハ）は、ラッチ回
路（６）。
パル、ス信号をラッチ回路（６） 、 （７）及び（８
）のクロック端子に供給する。又、この発生器α４けラ
ッチ回路（３）、アドレスコード変換器（４）、ラッチ
回路（５）及びラッチ制御回路（ハ）に制御信号を供給
し、これによって、ラッチ制御回路（ハ）は、ラッチ回
路（６）。
（７）及び（８）のエナーブル端子に、各エナーブル信
号を供給すると共にこれらのエナーブル信号に同期して
ワードアドレスをＲＯＭ Ｈの２個の入力端に供給する
ようにする。このワードアドレスは、単に１．２．３．
１−・・と巡回し、ラッチ回路（６） 、 （７）又ｔ
；ｊ （８）のいずれが現在エナーブルされてＲＯＭ
Ｉ’ｍりに信号を供給しているかを示す・ 比較器（９）の出力は、ラッチ回路（１６及び２人カオ
アｆ−）α力で形成された３ピツトアキユムレータに供
給される。ラッチ回路α→の出カ祉オアゲートαカの一
方の入力端に帰還され、オアｒ−）α力の他方の入力端
には比較器（９）の出方が供給される。オア？−）ａ′
／）の出力はラッチ回路ｏ６の入力側に供給される。ラ
ッチ回路（ｌｌＱの出力はラッチ回路Ｑｌの入力側に供
給され、〉ツチ回路Ｍの出力は、２人カアンドｒ−Ｆ（
至）の１入力端に供給される。システムクロック及び制
御信号発生器０４は各クロックツやルス信号をラッチ回
路αＱ及びｏ神のクロック端子に供給する。
号を供給すると共にこれらのエナーブル信号に同期して
ワードアドレスをＲＯＭ Ｈの２個の入力端に供給する
ようにする。このワードアドレスは、単に１．２．３．
１−・・と巡回し、ラッチ回路（６） 、 （７）又ｔ
；ｊ （８）のいずれが現在エナーブルされてＲＯＭ
Ｉ’ｍりに信号を供給しているかを示す・ 比較器（９）の出力は、ラッチ回路（１６及び２人カオ
アｆ−）α力で形成された３ピツトアキユムレータに供
給される。ラッチ回路α→の出カ祉オアゲートαカの一
方の入力端に帰還され、オアｒ−）α力の他方の入力端
には比較器（９）の出方が供給される。オア？−）ａ′
／）の出力はラッチ回路ｏ６の入力側に供給される。ラ
ッチ回路（ｌｌＱの出力はラッチ回路Ｑｌの入力側に供
給され、〉ツチ回路Ｍの出力は、２人カアンドｒ−Ｆ（
至）の１入力端に供給される。システムクロック及び制
御信号発生器０４は各クロックツやルス信号をラッチ回
路αＱ及びｏ神のクロック端子に供給する。
ＣＲＣ回路（ＩＱの出力はアンドｆ−）（至）の他方の
入力端に供給され、アンドｆ−）（ＩＱの出力は複数個
の直列接続されたブロック遅延回路（２０ｍ）、（２０
ｂ）・・・（２０ｍ）の入力端に供給され、これらの各
遅延回路はそこに供給される信号を１ブロック期間だけ
遅延する。また、アンド？−）（至）の出力は、ｍ＋１
人カアンド？−１１）の１入力端に供給され、アンドｆ
−）０１）の他方の各入力端には夫々ブロック遅延回路
（２０ｍ） 、 （２０ｂ） −（２０ｍ）の各出力が
供給される。なお、アンドゲート（ハ）は、より柔軟性
をもたせるために、ＰＲＯＭで１き換えてもよい・アン
ドｆ−）０１の出力はアドレス再生器（イ）に供給され
、このアドレス再生器勾はカウンタ椿成でｎブロック遅
延回路Ｑｌ）の出力が供給されるデータ入力端子を有す
る。アドレス再生器翰のデータ出力は、ラッチ回路（２
）を介して連続したデータブロックのアト、レス信号処
理装管の出力側に供給される。更にｎブロック遅延回路
６ｎからラッチ回路−を介してアドレス信号処理装管の
出力側に通過しているデータ路が、アドレス再生器（２
）をパイノ臂スするようになされている。
入力端に供給され、アンドｆ−）（ＩＱの出力は複数個
の直列接続されたブロック遅延回路（２０ｍ）、（２０
ｂ）・・・（２０ｍ）の入力端に供給され、これらの各
遅延回路はそこに供給される信号を１ブロック期間だけ
遅延する。また、アンド？−）（至）の出力は、ｍ＋１
人カアンド？−１１）の１入力端に供給され、アンドｆ
−）０１）の他方の各入力端には夫々ブロック遅延回路
（２０ｍ） 、 （２０ｂ） −（２０ｍ）の各出力が
供給される。なお、アンドゲート（ハ）は、より柔軟性
をもたせるために、ＰＲＯＭで１き換えてもよい・アン
ドｆ−）０１の出力はアドレス再生器（イ）に供給され
、このアドレス再生器勾はカウンタ椿成でｎブロック遅
延回路Ｑｌ）の出力が供給されるデータ入力端子を有す
る。アドレス再生器翰のデータ出力は、ラッチ回路（２
）を介して連続したデータブロックのアト、レス信号処
理装管の出力側に供給される。更にｎブロック遅延回路
６ｎからラッチ回路−を介してアドレス信号処理装管の
出力側に通過しているデータ路が、アドレス再生器（２
）をパイノ臂スするようになされている。
次にこの動作を欽明する。３個の６ピツトワード並びに
第７番目の誤りフラッグからなる入力ブロックアドレス
がラッチ回路（６） 、 （７）及び（８）に供給され
、ここで各ワードが記憶される０次の入力ブロックアド
レスの到着前の間隔に実質的に等しい遅延後、ラッチ回
路（６）がエナーブルされて、そこに記憶されている、
ブロック数に対応したワードをＲＯＭ （Ｌｌに供給し
、とのＲＯＭ ｔＵ ｔｒｉ、同時に１その供給された
ワードがブロック数を表わすことを示すワードアドレス
を供給される。ＲＯＭαのはブロック、ライン及びセグ
メント数を対応した３つのセクタからなるように考膳し
てもよい。ＲＯＭα２は、ブロック数を表わすワードを
受けると、先ずそれが妥当なブロック数を表わすものか
、すなわち、０〜５の範囲のものであるかをチェックす
る。もしそうでなければ誤りフラッグであり、既に存在
してなければ、付加される。もし妥当ならば、ブロック
数がシーケンス中の次の数まで１だけインクリメントさ
れる。そのインクリメント中にキアリが含まれていると
、すなわち５から０へのインクリメント中であると、信
号がラッチ回路（ハ）に供給される。その後、ＲＯＭ（
２）はインクリメントされたブロック数からなる６ビツ
トブロツク数ワードを比較器（９）に供給し、次の入力
ブロックアドレスの６ピツトブロツク数ワードと比較さ
せる。比較器（９）は又、ＲＯＭ（１２からの誤り信号
と、ラッチ回路（５）からのブロック数ワードと関連し
た誤りフラッグ′０”とを比較し、いずれか＠″１”で
あれは、比較器（９）は何にも出力を発生しない、従っ
て、２つのブロック数ワードが同一である場合のみ誤り
フラッグは存在せず、しかも誤りフラッグは比較器（９
）の７番目の入力端に供給されず、比較器（９）はオア
？−）α力へ出力を供給する・ 次にラッチ回路（７）がエナーブルされて、そこに記憶
されている、ライン数に対応したワードをＲＯＭαりに
供給し、このＲＯＭυは、同時に１その供給されたワー
ドがライン数を表わすことを示すワードアドレスを供給
される。 ＲＯＭ（社）は、ライン数を表わすワードを
受けると、先ずそれが妥当なライン数を表わすものか、
すなわちθ〜５４の範囲のものであるかをチェックする
。もしそうでなければ誤９７ラクダであり、既に存在し
てなければ付加される。もし妥当で、ブロック数からの
キアリが存在する々らば、その場合のみ、ライン数が、
シーケンス中の次の数まで１だけインクリメントされる
。そのライン数のインクリメント中にキアリが含まれて
いると、すなわち５４から０へのインクリメント中であ
ると、信号がラッチ回路（至）に供給される。その後Ｒ
ＯＭ（２）は、適当ならば、インクリメントされたライ
ン数からなるライン数ワードを比較器（９）に供給し、
次の入力ブロックアドレスのライン数ワードと比較させ
る。もしそれらが同一である場合のみ、誤りフラッグは
存在せず、しかも誤り信号は比較器（９）の７番目の入
力端には供給されず、比較器（９）＃ｉオアｆ−）α力
へ出力を供給するＯ 次にラッチ回路（８）がエナーブルされて、そこに記憶
されている、セグメント数に対応したワードをＲＯＭυ
に供給し、このＲＯＭ ｏ２ｔｉｔ、同時に、その供給
されたワードがセグメント数を表わすことを示スワード
アドレスを供給される。 ＲＯＭ（２）はセグメント数
を表わすワードを受けると、先ずそれが妥当なセグメン
ト数を表わすものであるが、すなわち０〜５の範囲のも
のであるかをチェックする。
第７番目の誤りフラッグからなる入力ブロックアドレス
がラッチ回路（６） 、 （７）及び（８）に供給され
、ここで各ワードが記憶される０次の入力ブロックアド
レスの到着前の間隔に実質的に等しい遅延後、ラッチ回
路（６）がエナーブルされて、そこに記憶されている、
ブロック数に対応したワードをＲＯＭ （Ｌｌに供給し
、とのＲＯＭ ｔＵ ｔｒｉ、同時に１その供給された
ワードがブロック数を表わすことを示すワードアドレス
を供給される。ＲＯＭαのはブロック、ライン及びセグ
メント数を対応した３つのセクタからなるように考膳し
てもよい。ＲＯＭα２は、ブロック数を表わすワードを
受けると、先ずそれが妥当なブロック数を表わすものか
、すなわち、０〜５の範囲のものであるかをチェックす
る。もしそうでなければ誤りフラッグであり、既に存在
してなければ、付加される。もし妥当ならば、ブロック
数がシーケンス中の次の数まで１だけインクリメントさ
れる。そのインクリメント中にキアリが含まれていると
、すなわち５から０へのインクリメント中であると、信
号がラッチ回路（ハ）に供給される。その後、ＲＯＭ（
２）はインクリメントされたブロック数からなる６ビツ
トブロツク数ワードを比較器（９）に供給し、次の入力
ブロックアドレスの６ピツトブロツク数ワードと比較さ
せる。比較器（９）は又、ＲＯＭ（１２からの誤り信号
と、ラッチ回路（５）からのブロック数ワードと関連し
た誤りフラッグ′０”とを比較し、いずれか＠″１”で
あれは、比較器（９）は何にも出力を発生しない、従っ
て、２つのブロック数ワードが同一である場合のみ誤り
フラッグは存在せず、しかも誤りフラッグは比較器（９
）の７番目の入力端に供給されず、比較器（９）はオア
？−）α力へ出力を供給する・ 次にラッチ回路（７）がエナーブルされて、そこに記憶
されている、ライン数に対応したワードをＲＯＭαりに
供給し、このＲＯＭυは、同時に１その供給されたワー
ドがライン数を表わすことを示すワードアドレスを供給
される。 ＲＯＭ（社）は、ライン数を表わすワードを
受けると、先ずそれが妥当なライン数を表わすものか、
すなわちθ〜５４の範囲のものであるかをチェックする
。もしそうでなければ誤９７ラクダであり、既に存在し
てなければ付加される。もし妥当で、ブロック数からの
キアリが存在する々らば、その場合のみ、ライン数が、
シーケンス中の次の数まで１だけインクリメントされる
。そのライン数のインクリメント中にキアリが含まれて
いると、すなわち５４から０へのインクリメント中であ
ると、信号がラッチ回路（至）に供給される。その後Ｒ
ＯＭ（２）は、適当ならば、インクリメントされたライ
ン数からなるライン数ワードを比較器（９）に供給し、
次の入力ブロックアドレスのライン数ワードと比較させ
る。もしそれらが同一である場合のみ、誤りフラッグは
存在せず、しかも誤り信号は比較器（９）の７番目の入
力端には供給されず、比較器（９）＃ｉオアｆ−）α力
へ出力を供給するＯ 次にラッチ回路（８）がエナーブルされて、そこに記憶
されている、セグメント数に対応したワードをＲＯＭυ
に供給し、このＲＯＭ ｏ２ｔｉｔ、同時に、その供給
されたワードがセグメント数を表わすことを示スワード
アドレスを供給される。 ＲＯＭ（２）はセグメント数
を表わすワードを受けると、先ずそれが妥当なセグメン
ト数を表わすものであるが、すなわち０〜５の範囲のも
のであるかをチェックする。
もしそうでなければ誤りフラッグであり、既に存在して
なければ付加される。もし妥当で、ブロック数及びライ
ン数からの両方にキアリが存在するならば、その場合の
み、セグメント数が、シーケンス中の次の数まで１だけ
インクリメントされる。
なければ付加される。もし妥当で、ブロック数及びライ
ン数からの両方にキアリが存在するならば、その場合の
み、セグメント数が、シーケンス中の次の数まで１だけ
インクリメントされる。
その後ＲＯＭαりは、適当ならば、インクリメントされ
たセグメントワードからなるセグメント数ワードを比較
器（９）に供給し、次の入力ブロックアドレスのセグメ
ント数ワードと比較させる。もしそれらが同一である場
合のみ、誤りフラッグは存在せず、しか本誤り信号は比
較器（９）の７番目の入力端には供給されず、比較器（
９） Ｆｉミオアゲート口）へ出力を供給する。
たセグメントワードからなるセグメント数ワードを比較
器（９）に供給し、次の入力ブロックアドレスのセグメ
ント数ワードと比較させる。もしそれらが同一である場
合のみ、誤りフラッグは存在せず、しか本誤り信号は比
較器（９）の７番目の入力端には供給されず、比較器（
９） Ｆｉミオアゲート口）へ出力を供給する。
この様にＲＯＭ（６）は、誤りフラッグの如き任意の誤
り、妥当でないブロック、ライン又はセグメント数或は
予測したキアリの欠如がライン又はセグメントの端部に
存在しないならば、比較器（９）に出力を供給しないか
、又は比較器（９）の７番目の入力端Ｋ１１ｌり信号を
供給するように作動することができることが解る。更に
比較器（９）は、それに供給された２つのアドレスワー
ドが同一で且つ誤りフラッグ及び誤り信号を欠いている
場合のみ、正しい比較を示す出力″Ｏ＃をオアｅ−）Ｑ
７）に供給するように働く、ブロックアドレスのブロッ
ク数、ライン数及びセグメント数に対応する３つの連続
した予測時のみ、セグメント数の比較に続いてブロック
あたり１回りロック／ｆルスを受けるラッチ回路Ｏ・に
アドレス訂正信号″″１′をアンドデート（至）に供給
させる。この信号は、アンドｆ−）（１１が同時に第１
図に示し且つ上述したような第４のアドレスワードに妥
当なＣＲＣを示すＣＲＣ回路＜１０からの信号″″１″
を受けた場合のみ、そのアンドｆ−）（至）を通過する
。この様な妥当なＣＲＣを受けると、アンドダート（至
）Ｆｉ妥当なアドレスフラッグ″′１”を発生する。
り、妥当でないブロック、ライン又はセグメント数或は
予測したキアリの欠如がライン又はセグメントの端部に
存在しないならば、比較器（９）に出力を供給しないか
、又は比較器（９）の７番目の入力端Ｋ１１ｌり信号を
供給するように作動することができることが解る。更に
比較器（９）は、それに供給された２つのアドレスワー
ドが同一で且つ誤りフラッグ及び誤り信号を欠いている
場合のみ、正しい比較を示す出力″Ｏ＃をオアｅ−）Ｑ
７）に供給するように働く、ブロックアドレスのブロッ
ク数、ライン数及びセグメント数に対応する３つの連続
した予測時のみ、セグメント数の比較に続いてブロック
あたり１回りロック／ｆルスを受けるラッチ回路Ｏ・に
アドレス訂正信号″″１′をアンドデート（至）に供給
させる。この信号は、アンドｆ−）（１１が同時に第１
図に示し且つ上述したような第４のアドレスワードに妥
当なＣＲＣを示すＣＲＣ回路＜１０からの信号″″１″
を受けた場合のみ、そのアンドｆ−）（至）を通過する
。この様な妥当なＣＲＣを受けると、アンドダート（至
）Ｆｉ妥当なアドレスフラッグ″′１”を発生する。
妥当なアドレスフラッグ１１”を直接アドレス再生器＠
に供給し、妥当な比較中にアドレスが作られ、これは、
ｎブロック遅延回路（１１）のために、ロードしようと
するアドレス再生器勾の入力側で利用できる。換言すれ
は、そのアドレスと一致してリセットされ、そこからブ
ロックずつ巡回するアドレス再生器（２）のカウンタ用
として利用できる。
に供給し、妥当な比較中にアドレスが作られ、これは、
ｎブロック遅延回路（１１）のために、ロードしようと
するアドレス再生器勾の入力側で利用できる。換言すれ
は、そのアドレスと一致してリセットされ、そこからブ
ロックずつ巡回するアドレス再生器（２）のカウンタ用
として利用できる。
しかしながら、より安全を期すためには、２以上好まし
くけ３つのシーケンスが妥当な比較のために必要である
。この動作はブロック遅延回路（２０ｍ） 、 （２０
ｂ） ・・・（２０ｍ）及びｍ ＋１人カアンドグー）
ＵＫよってなされ、ローディングを開始するのに３つの
妥当表比較がなされるならば、この時ｍは２に醇しい、
この方法では、アドレス再生器（２）の誤ったロックに
より入力データの調った伝送の可畦性がほとんど完全に
除去される。
くけ３つのシーケンスが妥当な比較のために必要である
。この動作はブロック遅延回路（２０ｍ） 、 （２０
ｂ） ・・・（２０ｍ）及びｍ ＋１人カアンドグー）
ＵＫよってなされ、ローディングを開始するのに３つの
妥当表比較がなされるならば、この時ｍは２に醇しい、
この方法では、アドレス再生器（２）の誤ったロックに
より入力データの調った伝送の可畦性がほとんど完全に
除去される。
それから、本装置の出力側に供給される信号は、ラッチ
回路（ハ）により供給されるデータ及び同期信号と、こ
れ咎と適当に時分割多重化され、アドレス再生器■で作
られてラッチ回路（至）を介して供給されるアドレス信
号とからなる。
回路（ハ）により供給されるデータ及び同期信号と、こ
れ咎と適当に時分割多重化され、アドレス再生器■で作
られてラッチ回路（至）を介して供給されるアドレス信
号とからなる。
上述の説明では、ある数のデニタワード、ブロックライ
ン及びセグメントを仮定して説明したけれども、この発
明は、また、その他の数及び各ブロックアドレスの３個
のアドレスワード以外の他の複数個のものにも同様に適
用可畦である。その要件としては、単にブロックアドレ
スのアドレスワードで表わされる番数が予測可能な方法
で周期的に業化しく数は順番に変る必をはない）、且つ
各サイクルの完了時点で、各々より下位の数が次の最上
位数に対してキアリを与えるだけである。
ン及びセグメントを仮定して説明したけれども、この発
明は、また、その他の数及び各ブロックアドレスの３個
のアドレスワード以外の他の複数個のものにも同様に適
用可畦である。その要件としては、単にブロックアドレ
スのアドレスワードで表わされる番数が予測可能な方法
で周期的に業化しく数は順番に変る必をはない）、且つ
各サイクルの完了時点で、各々より下位の数が次の最上
位数に対してキアリを与えるだけである。
更にそのデータは、必ずしも、ディジタルテレビジョン
信号を表わ子必要はない。−
信号を表わ子必要はない。−
Ｗ、１図はデータプロックと関連する同期及びアドレス
ワードの構造の歓略を示す図、第２図はアドレスワード
の部分を概略的に示す図、第３図はこの発明によるアド
レス信号処理装置の一実診例を示すブロック図である。 （１）ＩＩ′ｉ絖取り装置、（２）は磁気テープ、（３
） ｅ （ｓ） ａ （６）−（７） 、 （８） 、
α：ｉ 、 ｏｓ 、 （ｌυ、に）、−はラッチ回路
、（４）はアドレスコード変換器、（９）は比較器、（
ｔｌｃｉ’ｔｃ回路、（１１）はｎブロック遅延回路、
■はリードオンリイメモリ（ＲＯＭ） ％ Ｑ４はシス
テムクロック及び制御信号発生器、（イ）はラッチ制御
回路、（２０ｍ）＝（２０ｂ）・・・（２０ｍ）はブロ
ック遅延回路、（２）はアドレス再生器である。
ワードの構造の歓略を示す図、第２図はアドレスワード
の部分を概略的に示す図、第３図はこの発明によるアド
レス信号処理装置の一実診例を示すブロック図である。 （１）ＩＩ′ｉ絖取り装置、（２）は磁気テープ、（３
） ｅ （ｓ） ａ （６）−（７） 、 （８） 、
α：ｉ 、 ｏｓ 、 （ｌυ、に）、−はラッチ回路
、（４）はアドレスコード変換器、（９）は比較器、（
ｔｌｃｉ’ｔｃ回路、（１１）はｎブロック遅延回路、
■はリードオンリイメモリ（ＲＯＭ） ％ Ｑ４はシス
テムクロック及び制御信号発生器、（イ）はラッチ制御
回路、（２０ｍ）＝（２０ｂ）・・・（２０ｍ）はブロ
ック遅延回路、（２）はアドレス再生器である。
Claims (1)
- ブロックからブロックへ周期的に変化し且つ各各が周期
的に変化する各数を表わす複数個のアドレスワードで形
成されたブロックアドレスを夫々含む？ｌ＋した入力デ
ータブロックを受信する手段と、各入力ブロックアドレ
スに対して作動し、最下位の上Ｉｅ数を表わす上記ブロ
ックアドレスワードによって表わされる数をインクリメ
ントし、該インクリメントの際にキアリがあれば次の最
上位の上記数を表わす上記ブロックアドレスのアドレス
ワード勢最高最上位の上記数を表わす上記ブロックのア
ドレスワードで表わされる数をインクリメントし、更に
各入力ブロックアドレスに対して作動し、各々上記数又
はインクリメントされた数を適邑であ・るとして表わす
複数個のアドレスワードで形成された予測ブロックアド
レスを形成する手段と、次の各予測ブロックアドレスと
次の入力ブロックアドレスを比較し、１個以上の比較さ
れたブロックアドレスの間で同一のものが有る場合のみ
正しいアドレス表示を発生する手段とを備えた入力デー
タに従ってアドレス信号を発生するアドレス信号処理装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08211975A GB2120423B (en) | 1982-04-26 | 1982-04-26 | Sequential data block address processing circuits |
| GB8211975 | 1982-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58194183A true JPS58194183A (ja) | 1983-11-12 |
| JPH0533479B2 JPH0533479B2 (ja) | 1993-05-19 |
Family
ID=10529947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58070616A Granted JPS58194183A (ja) | 1982-04-26 | 1983-04-21 | アドレス信号処理装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4626912A (ja) |
| EP (1) | EP0093527B1 (ja) |
| JP (1) | JPS58194183A (ja) |
| AT (1) | ATE51335T1 (ja) |
| CA (1) | CA1208775A (ja) |
| DE (1) | DE3381374D1 (ja) |
| GB (1) | GB2120423B (ja) |
Cited By (4)
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| JPS6265286A (ja) * | 1985-09-17 | 1987-03-24 | Casio Comput Co Ltd | ブロツクアドレス生成回路 |
| JPS62165772A (ja) * | 1986-01-17 | 1987-07-22 | Sony Corp | 情報信号記録方法 |
| US5021897A (en) * | 1987-06-12 | 1991-06-04 | Matsushita Electric Industrial Co., Ltd. | Memory system for recording and reproducing block unit data |
| US5228041A (en) * | 1987-06-12 | 1993-07-13 | Matsushita Electric Industrial Co., Ltd. | Sync signal detection system in a memory system for recording and reproducing block unit data |
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| GB8327109D0 (en) * | 1983-10-11 | 1983-11-09 | Maxwell Ballymena Ltd R J | Bituminous surfacing material |
| GB2159020B (en) * | 1984-05-16 | 1987-11-18 | Sony Corp | Methods of and apparatus for use in decoding digital data |
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| JP2615788B2 (ja) * | 1988-03-29 | 1997-06-04 | ソニー株式会社 | デイジタルオーデイオ信号再生装置 |
| JP2900385B2 (ja) * | 1988-12-16 | 1999-06-02 | ソニー株式会社 | フレーム化回路及び方法 |
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| US7469309B1 (en) | 2005-12-12 | 2008-12-23 | Nvidia Corporation | Peer-to-peer data transfer method and apparatus with request limits |
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-
1982
- 1982-04-26 GB GB08211975A patent/GB2120423B/en not_active Expired
-
1983
- 1983-04-15 AT AT83302148T patent/ATE51335T1/de not_active IP Right Cessation
- 1983-04-15 EP EP83302148A patent/EP0093527B1/en not_active Expired - Lifetime
- 1983-04-15 DE DE8383302148T patent/DE3381374D1/de not_active Expired - Lifetime
- 1983-04-19 CA CA000426162A patent/CA1208775A/en not_active Expired
- 1983-04-21 JP JP58070616A patent/JPS58194183A/ja active Granted
- 1983-04-25 US US06/488,088 patent/US4626912A/en not_active Expired - Lifetime
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| JPS62165772A (ja) * | 1986-01-17 | 1987-07-22 | Sony Corp | 情報信号記録方法 |
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| US5228041A (en) * | 1987-06-12 | 1993-07-13 | Matsushita Electric Industrial Co., Ltd. | Sync signal detection system in a memory system for recording and reproducing block unit data |
Also Published As
| Publication number | Publication date |
|---|---|
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| ATE51335T1 (de) | 1990-04-15 |
| GB2120423A (en) | 1983-11-30 |
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| US4626912A (en) | 1986-12-02 |
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| EP0093527A2 (en) | 1983-11-09 |
| JPH0533479B2 (ja) | 1993-05-19 |
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