JPH06302125A

JPH06302125A - ディジタル信号処理装置

Info

Publication number: JPH06302125A
Application number: JP5110897A
Authority: JP
Inventors: Yuji Nakamura; 裕二中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-04-14
Filing date: 1993-04-14
Publication date: 1994-10-28
Anticipated expiration: 2018-01-27
Also published as: JP3371155B2

Abstract

(57)【要約】【目的】ディジタルＶＴＲにおいて、変速再生が行わ
れた場合でも、高品位で映像を出力する。【構成】変速再生された磁気テープ４４のデータは、
フィールドメモリ５１に記憶される。フィールドメモリ
５１に対する書き込みアドレスがライトアドレス発生回
路５３で発生される。また、フィールドメモリ５１に対
する読み出しアドレスがリードアドレス発生回路５６で
発生される。ライトアドレス発生回路５３及びリードア
ドレス発生回路５６のそれぞれから出力されるアドレス
は、ライト／リード制御回路５４に供給される。供給さ
れたライトアドレス及びリードアドレスに基づいて、ラ
イト／リード制御回路５４からフィールドメモリ５１に
書き込みイネーブル信号が供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、可変長符号を用いて
データ圧縮後に記録媒体に記録するフォーマットを有す
るディジタルＶＴＲに関する。

【０００２】

【従来の技術】画像信号及び音声信号がディジタルデー
タに変換され、このディジタルデータが磁気テープ等の
記録媒体に記録されると共に、記録媒体に記録されたデ
ィジタルデータが再生されるディジタルＶＴＲが知られ
ている。また、このようなディジタルＶＴＲのフォーマ
ットとしてはＤ−１方式やＤ−２方式等が知られてい
る。

【０００３】Ｄ−２方式における画像信号及び音声信号
の記録系において、記録されるべきアナログ画像信号
は、ディジタルデータに変換された後に、外符号回路に
おいて外符号が付加される。外符号が付加されたディジ
タルデータは、シャフリング回路でシャフリングされて
から内符号が付加される。その後、チャネルコーディン
グ処理され、磁気ヘッドを介して磁気テープのトラック
に記録される。なお、エラーコレクションコード（以
下、ＥＣＣとする）としては、リード・ソロモン符号が
使用される。

【０００４】Ｄ−２方式における画像信号及び音声信号
の再生系において、磁気テープに記録された記録信号
は、磁気ヘッドで再生された後、増幅及び等化される。
その後、チャネルデコーダでデコードされ、バッファに
一旦蓄積されて読み出され、デシャフル回路に供給され
る。デシャフル回路では、供給された信号がデシャフル
処理される。デシャフル回路から出力される再生信号
は、外符号デコーダでデコードされた後に、エラー修正
回路でエラー修正されてからアナログ信号に変換されて
出力される。

【０００５】ところで、ディジタルＶＴＲにより記録さ
れたデータとＥＣＣとの関係を図７を参照して説明す
る。なお、１フィールドが１トラック、１ＥＣＣブロッ
クで構成されているものとする。ＥＣＣの訂正能力を増
加するために、ＥＣＣは、積符号の構成とされる。記録
時においては、図７Ｂに示すように、ＥＣＣブロック１
０１のインナーコードブロックが最小単位とされて磁気
テープ１０２上に記録される。

【０００６】つまり、図７Ａに示すＥＣＣブロック１０
１の全てのデータは、図７Ｂに示す磁気テープ１０２上
に形成されたトラックｔｒｎ〜ｔｒｎ＋１０のうちの例
えばトラックｔｒｎ＋４に記録される。更に、図７Ｂ中
のトラックｔｒｎ＋４の実線の円で示す拡大部分からも
明らかなように、ある部分にはインナーコードブロック
のｎ番目、ｎ＋１番目、ｎ＋２番目、ｎ＋３番目とイン
ナーコードブロックを最小単位とした記録がなされてい
る。

【０００７】一般に、このインナーコードブロックが１
つまたは２つ集められ、最小の記録単位とされる。これ
はシンクブロックと呼ばれる。図７Ａには、シンクブロ
ックｓｂが示される。なお、図７Ａでは、１つのインナ
ーコードブロックで１つのシンクブロックｓｂが構成さ
れる。

【０００８】このように、アナログ信号をディジタル信
号に変換して、磁気テープに記録するようにしたディジ
タルＶＴＲのうち、特に、Ｄ−１やＤ−２等データ圧縮
技術を用いないディジタルＶＴＲにおいて、通常のテー
プ速度で再生する場合及びシャトル再生等の通常のテー
プ速度と異なる速度で再生する（変速再生）場合の信号
処理部の動作について説明する。

【０００９】入力された再生信号中の同期信号は、同期
検出回路で検出される。この同期信号を用いて、再生信
号に対して内符号によるエラー訂正処理が内符号回路で
行われる。エラー訂正処理後の再生データは、フィール
ドメモリに記憶され、このフィールドメモリに記憶され
た再生データが読み出される。

【００１０】通常速度での再生時には、フィールドメモ
リから読み出されたデータが外符号回路に供給される。
外符号回路では、外符号によるエラー訂正処理が行われ
てから他の回路に出力される。

【００１１】一方、変速再生時には、フィールドメモリ
から読み出されたデータは、遅延回路で所定の時間だけ
遅延されてから他の回路に出力される。この場合には、
外符号回路でエラー訂正を行うために必要とされる遅延
量だけ遅延される。このように、通常再生時と変速再生
時との処理の違いは、外符号訂正を行わずに外符号訂正
に要する時間だけデータを遅延させるか否かである。

【００１２】ところで、図８には、フィールドメモリへ
のデータの書き込みタイミング及び読み出しタイミング
が示される。データの書き込みの場合には、順次１フィ
ールド毎に行われ、その期間は、１フィールドより短い
ものとされる（図中「Ｗ」で示す）。また、読み出し
（図中「Ｒ」で示す）タイミングは、各書き込みタイミ
ングの開始時点よりも若干早く設定されている。

【００１３】図９には、上述のようにして記録されたテ
ープを変速再生した場合のデータ処理が示される。図９
Ａにおいて、ヘッドは、磁気テープ１０２上を矢示方向
ｈに走査する。この時の１スキャンで得られるデータ
は、図９Ｂに示され、各トラックのデータｎ０〜ｎａが
フィールドメモリに書き込まれる。また、外符号訂正を
行うために、フィールドメモリに書き込まれたデータを
読み出す時には、図９Ｃのような順序で行われる。ま
た、図９Ｃのように読み出されたデータが図９Ｄに示さ
れる。

【００１４】フィールドメモリに対するデータの書き込
み及び読み出しタイミングは、上述のように設定されて
いるので、図９Ｄからも明らかなように、内符号ブロッ
ク中でデータが書き換えられてしまう。

【００１５】

【発明が解決しようとする課題】従来のディジタルＶＴ
Ｒでは、各シンボルは独立しており、１つのインナーコ
ードブロック中で時間軸の異なるデータが混在しても問
題はない。すなわち、上述のような書き込み及び読み出
しタイミングでも、正確にエンコード／デコードがなさ
れる。

【００１６】可変長符号を用いてデータ圧縮後に記録す
るディジタルＶＴＲの場合、可変長符号は、ブロック単
位でエンコード／デコードされる。このような例は、例
えば特願平４−９１２００号公報に記載されている。こ
のエンコード／デコードの場合、エンコード後のブロッ
クが完全に再現されていないとデコードできない。すな
わち、図９Ｄに示すように、シンク内でデータが書き換
えられてしまうと、可変長ブロックが再現されず、従っ
て、そのブロックに対しては誤ったデコードが行われて
しまう。

【００１７】従って、この発明の目的は、可変長符号を
用いたデータを圧縮して記録するディジタルＶＴＲにお
いて、高品位な変速再生が可能となるディジタル信号処
理装置を提供することにある。

【００１８】

【課題を解決するための手段】この発明は、記録時のテ
ープ走行速度に対し、任意のテープ走行速度をもって走
行する磁気テープの傾斜トラックから回転磁気ヘッドに
よって再生された再生ディジタルデータが記憶されるメ
モリと、メモリに対する書き込みアドレスを発生する書
き込みアドレス発生手段及び読み出しアドレスを発生す
る読み出しアドレス発生手段と、メモリに対する書き込
みイネーブル信号を発生する書き込みイネーブル信号発
生手段とを有し、変速再生時にメモリの読み出しを内符
号方向とするようにした、可変長符号を用いデータを圧
縮して記録するディジタルＶＴＲにおいて、書き込みア
ドレスと読み出しアドレスとを可変長化ブロック単位で
比較するアドレス比較手段を設け、メモリに対する書き
込みイネーブル信号の供給をアドレス検出手段からの可
変長化ブロック単位の検出信号に基づいて行うようにし
たことを特徴とするディジタルＶＴＲである。

【００１９】

【作用】ライトアドレス発生回路でライトアドレスを発
生する。また、リードアドレスカウンタでリードアドレ
スを発生する。ライトアドレス及びリードアドレスは、
ライト／リード制御回路に供給される。ライト／リード
制御回路では、ライトアドレスとリードアドレスとの一
致が検出される。ライト／リード制御回路から主力され
る一致検出信号に基づいて、フィールドメモリに対する
書き込み／読み出しが制御される。

【００２０】

【実施例】以下、この発明の一実施例を図面を参照して
説明する。図１には、この発明によるディジタル信号処
理装置の概略図が示される。図１において、入力端子１
を介して入力された磁気テープからのディジタル映像信
号Ｄ₀は、シンク検出回路２に供給される。シンク検出
回路２では、ディジタル映像信号Ｄ₀中の同期信号の先
頭の信号が検出される。なお、シンク検出回路２におい
ては、入力されるデータが正規の順序（ＭＳＢからＬＳ
Ｂへ）で並んでいないので、シンクパターン及びＩＤパ
ターンが検出され、データがビット単位でシフトされて
正規のビット順に並んだデータとされる。

【００２１】シンク検出回路２から出力されるディジタ
ル映像信号Ｄ₁及び同期信号Ｓ₁は、内符号訂正回路３
に供給されて内符号訂正される。内符号訂正回路３から
は、映像データＤ₂、同期信号Ｓ₂及びエラーフラグＥ
Ｆ₂がＩＤ発生回路４に出力される。エラーフラグは、
どの同期信号にエラーがあるのかを示すフラグである。
ＩＤ発生回路４では、供給されたデータに基づいて、シ
ンクブロック番号ＩＤ₀及びセクタ番号ＩＤ₁が形成さ
れる。これと共に、映像データＤ₃、同期信号Ｓ₃及び
エラーフラグＥＦ₃が形成される。なお、シンクブロッ
ク番号ＩＤ₀及びセクタ番号ＩＤ₁は、再生された同期
信号が磁気テープ上のどこに記録されていたかを示す信
号である。

【００２２】シンクブロック番号ＩＤ₀及びセクタ番号
ＩＤ₁は、ライトアドレス発生回路５に供給される。ラ
イトアドレス発生回路５では、これらの信号に基づい
て、書き込みアドレスＷ₀が発生され、ライト／リード
アドレス発生回路６及びアドレス一致検出回路７に供給
される。

【００２３】一方、リードアドレス発生回路８には、入
力端子９及び１０を介して基準信号及び読み出しクロッ
クが供給される。この基準信号は、垂直周波数の基準信
号である。これと共に、通常再生か変速再生かを示す通
常／変速再生モード信号が入力端子１１を介してリード
アドレス発生回路８に供給される。なお、通常再生モー
ド信号が供給された場合には、後述するフィールドメモ
リ１４に記憶されたデータが縦方向に読み出され、変速
再生モード信号が供給された場合には、フィールドメモ
リ１４のデータは、横方向に読み出される。

【００２４】リードアドレス発生回路８では、基準信号
及び読み出しクロックに基づいて、読み出しアドレスＲ
₀が発生される。この読み出しアドレスＲ₀は、ライト
／リードアドレス発生回路６及びアドレス一致検出回路
７に供給される。また、リードアドレス発生回路８から
ライト／リードアドレス発生回路６には、ライト／リー
ドアドレス切り替え信号ＷＲＳＷが供給される。さら
に、リードアドレス発生回路８からデータ制御回路１２
には、読み出しタイミング信号ＴＧ₁が供給される。

【００２５】アドレス一致検出回路７には、書き込みア
ドレスＷ₀、読み出しアドレスＲ₀及び同期信号Ｓ₃が
供給されており、書き込みアドレスＷ₀と読み出しアド
レスＲ₀との一致が検出された場合には、アドレス一致
検出信号ＷＲ₃がメモリライトイネーブル発生回路１３
に供給される。

【００２６】アドレス一致検出回路７において、ライト
アドレスとリードアドレスとが一致した場合には、メモ
リライトイネーブル発生回路１３からフィールドメモリ
１４に対して読み出し優先の制御信号が供給される。こ
の制御信号により、フィールドメモリ１４に対する書き
込みが禁止され、フィールドメモリ１４はデータの読み
出し状態とされる。すなわち、このような場合には、リ
ードアドレスがライトアドレスに対して優先される。

【００２７】一方、書き込みアドレスＷ₀と読み出しア
ドレスＲ₀とが一致していない場合には、メモリライト
イネーブル発生回路１３からフィールドメモリ１４に対
してライトイネーブル信号ＷＥＮが供給される。これに
より、フィールドメモリ１４にデータを書き込むことが
可能な状態とされる。なお、メモリライトイネーブル発
生回路１３には、同期信号Ｓ₃、エラーフラグＥＦ₃及
び読み出しクロックが供給される。

【００２８】ライトイネーブル信号ＷＥＮ及びライト／
リードアドレス発生からの切り換え信号ＷＲ₀が供給さ
れるフィールドメモリ１４は２相に分離されている。フ
ィールドメモリ１４では、供給された信号ＷＥＮ及びＷ
Ｒ₀に基づいて、データの書込み及び読み出しが行われ
る。２相からなるフィールドメモリ１４から読み出され
たデータＤ₄は、データ制御回路１２に供給される。デ
ータ制御回路１２には、タイミング信号ＴＧ₁、読み出
しクロック及び映像データＤ₃が供給される。データ制
御回路１２では、２相に分離されたデータがミックスさ
れ、映像出力データＤ₅として出力端子１５から出力さ
れる。また、読み出しタイミング信号ＴＧ₁を用いて、
出力データＤ₅と位相の同期した出力タイミング信号Ｔ
Ｇ₂がデータ制御回路１２から出力端子１６に供給され
る。なお、クロック入力端子１７から再生クロック信号
がシンク検出回路２、内符号訂正回路３、ＩＤ発生回路
４、ライトアドレス発生回路５、アドレス一致検出回路
７及びデータ制御回路１２に供給される。

【００２９】図２には、アドレス一致検出回路７の詳細
を表すブロック図が示される。また、図３には、図２に
おいて示される各回路からの出力信号のタイミングチャ
ートが示される。以下、図２及び図３を参照して、アド
レス一致検出回路７の動作を説明する。アドレス一致検
出回路７は、２つのアドレス一致検出回路、２つのラッ
チ回路、リードアドレスインクリメント回路及びアンド
ゲートから構成される。

【００３０】アドレス一致検出回路７ａには、ライトア
ドレス発生回路５から出力される書き込みアドレスＷ_O
（図３のＷ₀参照）及びリードアドレス発生回路８から
出力される読み出しアドレスＲ₀（図３のＲ₀参照）が
供給される。なお、図３に示されるアドレスＷ₀、アド
レスＲ₀及びアドレスＲ₁中の各数字は、それぞれシン
ク番号を表す。

【００３１】アドレス一致検出回路７ａでは、書き込み
アドレスＷ₀と読み出しアドレスＲ₀とが比較される。
アドレスＷ_O及びアドレスＲ₀が一致している場合に
は、アドレス一致検出回路７ａからラッチ回路２１ａの
データ入力端子に信号ＷＲ₁（図３のＷＲ₁参照）が供
給される。この信号ＷＲ₁は、ラッチ回路２１ａにおい
て、同期信号Ｓ₃の立ち上がりエッジでラッチされて信
号ＷＲ₁₀としてアンドゲート２２に出力される（図３の
ＷＲ₁₀参照）。なお、ＷＲ₁₀が出力される場合には、ラ
イトアドレスのタイミングに対してリードアドレスのタ
イミングが先行している場合である。

【００３２】リードアドレスインクリメント回路２２に
は、リードアドレス発生回路８から出力される読み出し
アドレスＲ₀が供給され、このアドレスに対してインク
リメントが行なわれる。リードアドレスインクリメント
回路２２の出力は、信号Ｒ₁（図３のＲ₁参照）として
アドレス一致検出回路７ｂに供給される。また、アドレ
ス一致検出回路７ｂには、ライトアドレス発生回路５か
ら出力される書き込みアドレスＷ_Oが供給される。アド
レス一致検出回路７ｂでは、これらの信号のタイミング
が一致しているか否かが検出される。一致している場合
には、アドレス一致検出回路７ｂから信号ＷＲ₂（図３
のＷＲ₂参照）がラッチ回路２１ｂに出力される。この
信号ＷＲ₂は、ラッチ回路２１ｂにおいて、同期信号Ｓ
₃の立ち上がりエッジでラッチされて信号ＷＲ₂₀として
アンドゲート２２に出力される（図３のＷＲ₂₀参照）。
なお、ＷＲ₂₀が出力される場合には、リードアドレスの
タイミングに対してライトアドレスのタイミングが先行
している場合である。

【００３３】アンドゲート２２では、信号ＷＲ₁₀及びＷ
Ｒ₂₀がアンドされる。アンドゲート２２の出力信号は、
アドレス一致検出信号ＷＲ₃としてメモリライトイネー
ブル発生回路１３に出力される。アドレス一致検出信号
ＷＲ₃が発生されることにより、メモリライトイネーブ
ル発生回路１３からフィールドメモリ１４に書き込みを
禁止する制御信号が供給され、フィールドメモリ１４に
対する書き込みが禁止される。

【００３４】ところで、ライトアドレスとリードアドレ
スの関係は、図８に示した通りである。この関係より、
リードアドレスがライトアドレスに対して先行する場合
と、ライトアドレスがリードアドレスに対して先行する
場合とがあり、可変長化ブロック単位（シンク単位）で
フィールドメモリ１４に対するライトイネーブルを制御
する必要がある。このため、アドレス一致検出回路７
は、２つのアドレス一致検出回路を有しており、リード
アドレスがライトアドレスに対して先行している時に
は、アドレス一致検出回路７ａからの出力信号ＷＲ₁が
有効となり、また、ライトアドレスがリードアドレスに
対して先行している時には、アドレス一致検出回路７ｂ
からの出力信号ＷＲ₂が有効となる。

【００３５】図４には、この発明によるディジタル信号
処理装置がディジタルＶＴＲに用いられた場合の信号処
理系のブロック図が示される。映像信号を記録する場
合、入力端子３１から入力される、ビデオ信号（輝度信
号Ｙ、色差信号Ｒ−Ｙ及びＢ−Ｙ）は、バッファメモリ
３２に蓄えられた後、ＤＣＴ（離散コサイン変換）変換
器３３で４行４列のサンプルブロックとされ、２次元空
間周波数データに変換される。ＤＣＴ変換器３３の出力
信号は、量子化器３４で低域周波数データから高域周波
数データへ順次量子化レベルを粗くされて情報量が削減
される。外符号回路３５において、量子化器３４の出力
データに対して外符号が付加される。外符号回路３５の
出力データは、ライトアドレスカウンタ３から発生さ
れ、ライトアドレスに従ってフィールドメモリ３６に縦
方向に書き込まれる。

【００３６】また、リードアドレスカウンタ３８からＲ
ＯＭ３９にリードアドレスが出力され、ＲＯＭ３９から
リードアドレスがフィールドメモリ３６に供給される。
フィールドメモリ３６に記憶されているデータは、ＲＯ
Ｍ３９から供給されるリードアドレスに従って、横方向
に読み出された後に符号回路４０に出力される。符号回
路４０では、データに内符号、同期信号及びＩＤ信号等
が付加され、８ビットのパラレル信号からシリアル信号
に変換される。このデータは、記録回路４１、ロータリ
ートランス４２及び記録ヘッド４３を介して磁気テープ
４４に記録される。

【００３７】このようにして磁気テープ４４上に記録さ
れたデータを再生する場合には、再生ヘッド４５、ロー
タリートランス４６、再生等化器４７を介してＰＬＬ回
路４８に供給される。ＰＬＬ回路４８でクロックが再生
されたデータは、シンク検出回路４９において同期信号
の検出がなされると共に、８ビットのパラレルデータに
変換される。シンク検出回路４９の出力データは、内符
号訂正回路５０に供給される。内符号訂正回路５０で
は、内符号を用いてデータ中のランダム誤りが訂正され
る。内符号訂正回路５０の出力データは、フィールドメ
モリ５１及びＩＤ復号器５２に供給される。

【００３８】ＩＤ復号器５２では、ＩＤ信号が復号され
る。また、ＩＤ復号器５２からは、ライトアドレス発生
回路５３に信号が供給される。ライトアドレス発生回路
５３からは、供給された信号に基づいてライトアドレス
が発生され、ライト／リード制御回路５４に供給され
る。これと共に、ライトアドレス発生回路５３で発生さ
れたライトアドレスがフィールドメモリ５１に供給され
る。

【００３９】一方、リードアドレスカウンタ５６には、
入力端子５５を介してビデオ同期信号が供給される。リ
ードアドレスカウンタ５６からは、このビデオ同期信号
に基づいて、リードアドレスがフィールドメモリ５１及
びライト／リード制御回路に供給される。ライト／リー
ド制御回路５４では、供給されたライトアドレス及びリ
ードアドレスが一致した時に、フィールドメモリ５１に
対してアドレス一致検出信号を発生する。このアドレス
一致検出信号によって、フィールドメモリ５１のデータ
に対して読み出し動作が可能とされる。また、ライトア
ドレス及びリードアドレスが一致しない時には、ライト
イネーブル信号が供給される。フィールドメモリ５１に
は、データが書き込み可能となる。

【００４０】フィールドメモリ５１から読み出されたデ
ータは、外符号訂正回路５７において、外符号を用いて
データ中のバースト誤りが訂正される。外符号訂正回路
５７の出力データは、ＤＣＴ逆変換器５８に供給され、
ＤＣＴ係数が元の画像データに変換される。ＤＣＴ逆変
換器５８の出力データは、誤り補正回路５９に供給され
る。誤り補正回路５９では、最終的な誤り補正が行なわ
れ、データは、出力端子６０を介して再生ビデオ信号と
して出力される。

【００４１】図５には、上述のＤＣＴ変換器の圧縮方式
が示される。図５に示されるような４行８列の画素がＤ
ＣＴ変換器に入力信号として供給される。この画素は、
例えば４行４列の奇数サンプルブロック及び偶数サンプ
ルブロックに分離される。各サンプルブロックに対して
ＤＣＴ変換を施すことにより、画像データが２次元空間
周波数データに変換される（図５Ｂ参照）。

【００４２】一般的に、画像データの特性から、低域周
波数データに比して高域周波数データのレベルは小さ
く、また、低域周波数データに比して高域周波数データ
は、視覚的にとらえ難い。この特性を利用して、低域周
波数データから高域周波数データへ順次量子化レベルを
粗くしていくことによって、情報量が削減され、帯域圧
縮がなされる（図５Ｃ参照）。なお、図５Ｃにおいて、
ＤＣはデータの直流レベルを表し、ＡＣはデータの交流
レベルを表す。また、ＡＣ１〜ＡＣ１５の順序で、デー
タ中に含まれる高域成分が多くなっていく。

【００４３】ところで、ディジタルＶＴＲにおいては、
様々な要因によって記録／再生過程においてデータの誤
りが発生する。このような誤りは、リード・ソロモン符
号等の誤り訂正により訂正可能である。しかしながら、
誤り訂正能力の限界を超過してしまった場合には、補間
によって、時間的及び空間的に隣接した画素によって補
正される。

【００４４】再生時のデータの誤りを検出及び訂正する
ために、図６に示されるようなシンクブロックが形成さ
れる。このシンクブロックは、同期信号、ＩＤ信号、ビ
デオデータ、内符号及び外符号からなる。図６におい
て、内符号は、シンクブロック内の連続するデータに対
する訂正符号であり、テープ上もデータと連続して記録
され、主に、ランダムエラー訂正に対して用いられる。
例え、内符号が破壊された場合でも、ビデオデータが正
常に残っていれば、何ら問題なくディジタルビデオ信号
が再生可能とされる。また、外符号は、ビデオデータと
は異なるシンクブロックを構成しており、主に、バース
トエラー訂正に対して用いられる。この外符号は、トラ
ック上の適当な位置に配置して記録可能とされる。

【００４５】

【発明の効果】この発明によれば、可変長符号を用いて
データを圧縮して記録するディジタルＶＴＲにおいて、
変速再生時でも、ブロック単位でエンコード／デコード
を行うことが可能になる。これにより、高品位の変速再
生が可能となる。

【図面の簡単な説明】

【図１】この発明によるディジタル信号処理装置の概略
図である。

【図２】アドレス一致検出回路の詳細なブロック図であ
る。

【図３】アドレス一致検出回路のタイミングチャートで
ある。

【図４】この発明によるディジタル信号処理装置がディ
ジタルＶＴＲに用いられた場合の信号処理系のブロック
図である。

【図５】ＤＣＴ変換器の圧縮方式を示す図である。

【図６】シンクブロックの構成を示す図である。

【図７】データとエラーコレクションコードとの関係を
示す図である。

【図８】データの書き込み及び読み出しのタイミング図
である。

【図９】変速再生時のフィールドメモリ内でのデータ処
理を示す図である。

【符号の説明】

６ライト／リードアドレス発生回路７アドレス一致検出回路１３メモリライトイネーブル発生回路１４フィールドメモリ２１ａ、２１ｂラッチ回路５４ライト／リード制御回路

Claims

【特許請求の範囲】

【請求項１】記録時のテープ走行速度に対し、任意の
テープ走行速度をもって走行する磁気テープの傾斜トラ
ックから回転磁気ヘッドによって再生された再生ディジ
タルデータが記憶されるメモリと、上記メモリに対する
書き込みアドレスを発生する書き込みアドレス発生手段
及び読み出しアドレスを発生する読み出しアドレス発生
手段と、上記メモリに対する書き込みイネーブル信号を
発生する書き込みイネーブル信号発生手段とを有し、変
速再生時に上記メモリの読み出しを内符号方向とするよ
うにした、可変長符号を用いデータを圧縮して記録する
ディジタルＶＴＲにおいて、上記書き込みアドレスと上記読み出しアドレスとを可変
長化ブロック単位で比較するアドレス比較手段を設け、
上記メモリに対する書き込みイネーブル信号の供給を上
記アドレス検出手段からの可変長化ブロック単位の検出
信号に基づいて行うようにしたことを特徴とするディジ
タルＶＴＲ。
【請求項２】上記アドレス比較手段は、上記書き込み
アドレスと上記読み出しアドレスとの一致を検出する請
求項１記載のディジタルＶＴＲ。
【請求項３】上記アドレス比較手段は、上記書き込み
アドレスと上記読み出しアドレスを一つ先行させたアド
レスとの一致を検出する請求項１記載のディジタルＶＴ
Ｒ。