JPS58191528A - 差動レベルシフト回路 - Google Patents
差動レベルシフト回路Info
- Publication number
- JPS58191528A JPS58191528A JP57074882A JP7488282A JPS58191528A JP S58191528 A JPS58191528 A JP S58191528A JP 57074882 A JP57074882 A JP 57074882A JP 7488282 A JP7488282 A JP 7488282A JP S58191528 A JPS58191528 A JP S58191528A
- Authority
- JP
- Japan
- Prior art keywords
- connection point
- potential
- circuit
- output
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳＦＥＴ を主な構成素子とし、ある直流
電位を中心とする差動信号を他の直流電位を中心とする
差動信号に変換する差動レベルシフト回路に関する。
電位を中心とする差動信号を他の直流電位を中心とする
差動信号に変換する差動レベルシフト回路に関する。
リニア集積回路に於て差動信号を扱う際に必要な最も基
本的な回路動作の１つは入力信号の差動成分のみを出力
に伝え同相成分を出来るだけ伝えないようにすることで
ある。
本的な回路動作の１つは入力信号の差動成分のみを出力
に伝え同相成分を出来るだけ伝えないようにすることで
ある。
例えば広い同相電圧範囲を持つ信号で狭い同相入力電圧
範囲しか持たない回路を駆動しようとする場合、その回
路の前に、入力信号の同相電圧範囲が変化しても出力の
同相電圧範囲が、駆動しようとする回路の同相入力電圧
範囲内に収まるように同相電位を変化させる差動レベル
シフト回路を置（ことが必要となる。
範囲しか持たない回路を駆動しようとする場合、その回
路の前に、入力信号の同相電圧範囲が変化しても出力の
同相電圧範囲が、駆動しようとする回路の同相入力電圧
範囲内に収まるように同相電位を変化させる差動レベル
シフト回路を置（ことが必要となる。
この差動レベルシフト回路は、差動信号成分に対しては
できるだけ減衰が少ないことが望まれる。
できるだけ減衰が少ないことが望まれる。
また、このレベルシフト回路を置いたことによる周波数
特性の劣化を小さく抑えるためにその出力抵抗が充分小
さいことも同時に要求される。
特性の劣化を小さく抑えるためにその出力抵抗が充分小
さいことも同時に要求される。
入力信号の直流電位を移動させる回路としては第１図に
示すソース・フォロワ回路が広（用いられる。第１図に
於て１と２はＭＯＳＦＥＴである。
示すソース・フォロワ回路が広（用いられる。第１図に
於て１と２はＭＯＳＦＥＴである。
ＭＯ８ＦＥＴＩのゲート電極は入力端子３に接続されて
いる。ＭＯＳＦＥＴ２のゲート電、極が接続された端子
４には直流バイアス電圧が加えられる。入力端子３に入
力される信号は端子４に加えられるバイアス電圧によっ
て決まる電位移動を受は出力端子５に表われる。
いる。ＭＯＳＦＥＴ２のゲート電、極が接続された端子
４には直流バイアス電圧が加えられる。入力端子３に入
力される信号は端子４に加えられるバイアス電圧によっ
て決まる電位移動を受は出力端子５に表われる。
差動信号の電位移動を行なうためには第１図に示すソー
スフォロワ回路を２組用いれば良い。さらに入力信号の
同相電位の変化に対し出力の同相電位をほぼ一定に保つ
には出力の同相電位をバイアス電圧に帰還してやれば良
い。そのような回路を第２図に示す。
スフォロワ回路を２組用いれば良い。さらに入力信号の
同相電位の変化に対し出力の同相電位をほぼ一定に保つ
には出力の同相電位をバイアス電圧に帰還してやれば良
い。そのような回路を第２図に示す。
第２図に於て１１と１３．１２と１４はそれぞれ電気的
特性の整合がとられたＭＯＳＦＥＴであり、１５と１６
は差動信号が印加される入力端子であり、１７．１８は
差動出力が得られる出力端子である。
特性の整合がとられたＭＯＳＦＥＴであり、１５と１６
は差動信号が印加される入力端子であり、１７．１８は
差動出力が得られる出力端子である。
１９は出力端子１７と１８の電位変化の和をＭＯＳＦＥ
Ｔ １２ と１４の互いのゲート電極が接続された点２
０に加えるアナログ加算回路である。
Ｔ １２ と１４の互いのゲート電極が接続された点２
０に加えるアナログ加算回路である。
入力端子１５と１６に加えられた差動信号は出力端子１
７と１８に互℃・に逆方向で同じ大きさの電位変化を生
じる。この電位変化は回路１９では打ち消し合うので接
続点２０の電位は変化せず一定のままである。したがっ
℃この場合ＭＯ８ＦＥＴＩＩと１２からなる回路及びＭ
ＯＳＦＥＴ １３と１４からなる回路はそれぞれが第１
図に示すソースフォロワ回路と同様の回路になり、入力
端子１５と１６に加えられた信号は電位移動を受けそれ
ぞれ出力端子１７と１８に現われる。
７と１８に互℃・に逆方向で同じ大きさの電位変化を生
じる。この電位変化は回路１９では打ち消し合うので接
続点２０の電位は変化せず一定のままである。したがっ
℃この場合ＭＯ８ＦＥＴＩＩと１２からなる回路及びＭ
ＯＳＦＥＴ １３と１４からなる回路はそれぞれが第１
図に示すソースフォロワ回路と同様の回路になり、入力
端子１５と１６に加えられた信号は電位移動を受けそれ
ぞれ出力端子１７と１８に現われる。
一方入力端子１５と１６に同相信号が印加された場合、
出力端子１７と１８には同じ方向の電位変化が生じ、こ
れは回路１９によって加え合わされ接続点２０に印加さ
れる。この接続点２０に生じた電位変化は出力端子１７
と１８に生じた電位変化を打ち消すよう働（ので、結果
として出力端子１７と１８上の電位変化は小さく抑えら
れる。
出力端子１７と１８には同じ方向の電位変化が生じ、こ
れは回路１９によって加え合わされ接続点２０に印加さ
れる。この接続点２０に生じた電位変化は出力端子１７
と１８に生じた電位変化を打ち消すよう働（ので、結果
として出力端子１７と１８上の電位変化は小さく抑えら
れる。
このようにして入力信号の差動成分は出力端子１７と１
８に表われるのに対し同相成分は出力端子にはほとんど
表われない。
８に表われるのに対し同相成分は出力端子にはほとんど
表われない。
第２図に示す回路の欠点は出力抵抗が充分小さくできな
い場合があることである。ＭＯＳＦＥＴ １１の相斤コ
ンタクタンスをｇ とするとき、第２ｌ１ 図の回路の出力抵抗はほぼ２／ｇ１□１に等しく。
い場合があることである。ＭＯＳＦＥＴ １１の相斤コ
ンタクタンスをｇ とするとき、第２ｌ１ 図の回路の出力抵抗はほぼ２／ｇ１□１に等しく。
ｇＷＬ□１は消費電力と電位移動の大きさで決定されて
しまう。
しまう。
従って特に広帯域の回路に用いようとする場合第２図に
示す回路でれ充分小さい出力抵抗が得られない場合が実
際にしばしば生じる。
示す回路でれ充分小さい出力抵抗が得られない場合が実
際にしばしば生じる。
本発明はこの点に鑑み、差動入力信号の差動成分をほぼ
減衰なしに出力に伝え、同相成分の出力への影響が小さ
いと同時に、消費電力を増すことなしに出力抵抗を必要
なだけ小さくすることので＾る全く新規な差動レベルシ
フト回路を提供することを目的とする。
減衰なしに出力に伝え、同相成分の出力への影響が小さ
いと同時に、消費電力を増すことなしに出力抵抗を必要
なだけ小さくすることので＾る全く新規な差動レベルシ
フト回路を提供することを目的とする。
本発明によればドレイン電極を第１の電源に接続しゲー
ト電極を第１の入力端子に接続しソース電極を第１の出
力端子に接続した第１のＭＯＳＦＥＴと、ドレイン電極
を前記第１の電源に接続しゲート電極を第２の入力端子
に接続しソース電極を第１の接続点に接続した第２のＭ
ＯＳＦＥＴと、ドレイン電極を前記第１の出力端子に接
続しゲート電極を第２の接続点に接続しソー入電、極を
第２の電源に接続した第３のＭＯＳＦＥＴと、ドレイン
電極を前記第１の接続点に接続しゲート電極を前記第２
の接続点に接続しソース電極を前記第２の電源に接続し
た第４のＭＯＳＦＥＴと、ドレイン電極を前記第１の接
続点に接続しゲート電極を第３の接続点に接続しソース
電極を前記第２の電源に接続した第５のＭＯＳＦＥＴと
、ドレイン電極を前記第１の電源に接続しゲート電極を
前記第２の入力端子に接続しソース電極を第２の出力端
子に接続した第６のＭＯＳＦＥＴと、ドレイン電極を前
記第１の電源に接続しゲート電極を前記第１の入力端子
に接続しソース電極を第４の接続点に接続した第７のＭ
ＯＳＦＥＴと、ドレイン電極を前記第２の出力端子に接
続しゲート電極を前記第３の接続点に接続しソース電極
を前記第２の電源に接続した第８のＭＯＳＦＥＴと、ド
レイン電極を前記第４の接続点に接続しゲート電極を前
記第３の接続点に接続しソース電極を前記第２の電源に
接続した第９のＭＯＳＦＥＴと、トレイン電極を前記第
４の接続点に接続しゲート′＃Ｉ極を前記第２の接続点
に接続しソース電極を前記第２の電、源に接続した第１
０のＭＯＳＦＥＴと、前記第１の出力端子の電位変化と
前記第１の接続点の電位変化を加え合わせて前記第２の
接続点に印加する第１の手段と、前記第２の出力端子の
電位変化と前記第４の接続点の電位変化を加え合わせて
前記第３の接続点に印加する第２の手段を具備すること
・と％微とする差動レベルシフト回路が得られる。
ト電極を第１の入力端子に接続しソース電極を第１の出
力端子に接続した第１のＭＯＳＦＥＴと、ドレイン電極
を前記第１の電源に接続しゲート電極を第２の入力端子
に接続しソース電極を第１の接続点に接続した第２のＭ
ＯＳＦＥＴと、ドレイン電極を前記第１の出力端子に接
続しゲート電極を第２の接続点に接続しソー入電、極を
第２の電源に接続した第３のＭＯＳＦＥＴと、ドレイン
電極を前記第１の接続点に接続しゲート電極を前記第２
の接続点に接続しソース電極を前記第２の電源に接続し
た第４のＭＯＳＦＥＴと、ドレイン電極を前記第１の接
続点に接続しゲート電極を第３の接続点に接続しソース
電極を前記第２の電源に接続した第５のＭＯＳＦＥＴと
、ドレイン電極を前記第１の電源に接続しゲート電極を
前記第２の入力端子に接続しソース電極を第２の出力端
子に接続した第６のＭＯＳＦＥＴと、ドレイン電極を前
記第１の電源に接続しゲート電極を前記第１の入力端子
に接続しソース電極を第４の接続点に接続した第７のＭ
ＯＳＦＥＴと、ドレイン電極を前記第２の出力端子に接
続しゲート電極を前記第３の接続点に接続しソース電極
を前記第２の電源に接続した第８のＭＯＳＦＥＴと、ド
レイン電極を前記第４の接続点に接続しゲート電極を前
記第３の接続点に接続しソース電極を前記第２の電源に
接続した第９のＭＯＳＦＥＴと、トレイン電極を前記第
４の接続点に接続しゲート′＃Ｉ極を前記第２の接続点
に接続しソース電極を前記第２の電、源に接続した第１
０のＭＯＳＦＥＴと、前記第１の出力端子の電位変化と
前記第１の接続点の電位変化を加え合わせて前記第２の
接続点に印加する第１の手段と、前記第２の出力端子の
電位変化と前記第４の接続点の電位変化を加え合わせて
前記第３の接続点に印加する第２の手段を具備すること
・と％微とする差動レベルシフト回路が得られる。
以下、本発明を一実施例を表わす第３図に従って詳細に
説明する。
説明する。
第３図に於て３１と３２と３６と３７は互いに電気的特
性の整合のとられたＭＯＳＦＥＴである。３３と３８は
電気的特性の整合かとられたＭＯＳＦＥＴである。３４
と３５と３９と４０は互いに電気的特性の整合のとられ
たＭＯＳＦＥＴでありその利得定数は３３及び３８の半
分である。利得定数が半分のＭＯＳＦＥＴを得るには典
型的にはゲート長を等しくゲート幅を半分にすれば良い
。４１と４２Ｆｉ同相成分を含む差動信号が印加される
入力端子である。
性の整合のとられたＭＯＳＦＥＴである。３３と３８は
電気的特性の整合かとられたＭＯＳＦＥＴである。３４
と３５と３９と４０は互いに電気的特性の整合のとられ
たＭＯＳＦＥＴでありその利得定数は３３及び３８の半
分である。利得定数が半分のＭＯＳＦＥＴを得るには典
型的にはゲート長を等しくゲート幅を半分にすれば良い
。４１と４２Ｆｉ同相成分を含む差動信号が印加される
入力端子である。
４３と４４は電位移動した差動信号が得られる出力端子
である。４５は出力端子４３と接続点４７の電位変化を
加算して接続点４８に印加する回路である。４６は出力
端子４４と接続点５０の電位変化を加算して接続点４９
に印加する回路である。
である。４５は出力端子４３と接続点４７の電位変化を
加算して接続点４８に印加する回路である。４６は出力
端子４４と接続点５０の電位変化を加算して接続点４９
に印加する回路である。
５１及び５２は電源である。
まず入力端子４１と４２に差動信号が印加された場合を
考える。この場合出力端子４３と接続点４７、及び出力
端子４４と接続点５０には同じ大きさで互いに逆向きの
電位変化が生じ、従って接続点４８と４９には電位変化
が生じず一定電位に保たれる。このためＲＩｉＯ８ＦＥ
Ｔ３１と３３及びＭＯ８ＦＥＴ３６と３８は第１図と同
様のンースフォロヮ回路をそれぞれ形成するので出力増
子４３及び４４には入力信号が電位移動を受けて表われ
る。
考える。この場合出力端子４３と接続点４７、及び出力
端子４４と接続点５０には同じ大きさで互いに逆向きの
電位変化が生じ、従って接続点４８と４９には電位変化
が生じず一定電位に保たれる。このためＲＩｉＯ８ＦＥ
Ｔ３１と３３及びＭＯ８ＦＥＴ３６と３８は第１図と同
様のンースフォロヮ回路をそれぞれ形成するので出力増
子４３及び４４には入力信号が電位移動を受けて表われ
る。
次に入力端子４１と４２に同相信号が印加された場合を
考える。この場合は出力端子４３と接続点４７及び出力
端子４４と接続点５０には同じ大きさ同じ向きの電位変
化が生じ、接続点４８と４９の電位変化を引き起こす。
考える。この場合は出力端子４３と接続点４７及び出力
端子４４と接続点５０には同じ大きさ同じ向きの電位変
化が生じ、接続点４８と４９の電位変化を引き起こす。
これは出力端子４３と４４に生じた電位変化を打ち消す
向きに働（ので、結果として４３と４４の電位はほとん
ど変化しない。
向きに働（ので、結果として４３と４４の電位はほとん
ど変化しない。
次に第３図の回路の出力抵抗を第２図の回路との比較に
於て考察する。出力抵抗は入力信号が零の時に出力端子
に印加した電位変化と出力電流の変化量の比である。第
２図の回路に於ては出力端子１７と１８に印加された大
きさが同じで互いに逆向きの市１位変化は回路１９に於
ては打ち消し合い接続点２０の市８位は変化しない。こ
のため出力電流の変化はＭＯＳＦＥＴ １１と１３を流
れる電流の変化によるだけであり、従って出力抵抗は前
述の如くほぼ２／ｇ となる。
於て考察する。出力抵抗は入力信号が零の時に出力端子
に印加した電位変化と出力電流の変化量の比である。第
２図の回路に於ては出力端子１７と１８に印加された大
きさが同じで互いに逆向きの市１位変化は回路１９に於
ては打ち消し合い接続点２０の市８位は変化しない。こ
のため出力電流の変化はＭＯＳＦＥＴ １１と１３を流
れる電流の変化によるだけであり、従って出力抵抗は前
述の如くほぼ２／ｇ となる。
ｌｌ
しかし第３図の回路に於ては接続点４８と４９に生じた
大きさが同じで逆向きの電位変化はＭＯ８ＦＥＴ ３４
．３５．３９．４０の働きにより入力信号が零の時の接
続点４７と５０の電位が一定に保たれることを考慮する
と、入力信号が零の状態で出方端子４３と４４に加えた
大きさが同じで逆向きの電位変化は、回路４５と４６の
入力信号の和に対する利得をＡとすると、Ａ倍されて接
続点４８と４９に表われる。従って第３図の回路に於て
はＭＯ８ＦＥＴ３３と３８を流れる電流屯変化するので
、出力電流の変化はＭＯＳＦＥＴ ３１と３３を流れる
電流の変化とＭＯＳＦＥＴ ３６と３８を流れる電流の
変化の合計となる。このため出力抵抗ＦｉＭＯ８ＦＥＴ
３１と３３の相互フンタフタンスをｇｍ３１とｇｍ３
３とすると、はぼ２／（５ｍ３□＋Ａ−ｇｍ３３）とな
る。
大きさが同じで逆向きの電位変化はＭＯ８ＦＥＴ ３４
．３５．３９．４０の働きにより入力信号が零の時の接
続点４７と５０の電位が一定に保たれることを考慮する
と、入力信号が零の状態で出方端子４３と４４に加えた
大きさが同じで逆向きの電位変化は、回路４５と４６の
入力信号の和に対する利得をＡとすると、Ａ倍されて接
続点４８と４９に表われる。従って第３図の回路に於て
はＭＯ８ＦＥＴ３３と３８を流れる電流屯変化するので
、出力電流の変化はＭＯＳＦＥＴ ３１と３３を流れる
電流の変化とＭＯＳＦＥＴ ３６と３８を流れる電流の
変化の合計となる。このため出力抵抗ＦｉＭＯ８ＦＥＴ
３１と３３の相互フンタフタンスをｇｍ３１とｇｍ３
３とすると、はぼ２／（５ｍ３□＋Ａ−ｇｍ３３）とな
る。
さて第２図に於けるｇｍｌｌ従つて第３図に於ける’ｍ
３□は消費電力と電位移動量で決定されてしまうことは
前に述べた。ところがｇｍ３３は接続点４８及び４９の
動作点電位を電源５２０電位に近づけてい（ことで原理
的にはいくらかも大きくすることができる。実際にｇｍ
３３をｇｍ３１に比べ１桁以上太き（することは一般に
答易でＥる。従うて第３図の回路の出力抵抗は回路４５
と回路４６の利？１８ Ａが１／２の場合でも第２図の
回路に比較しはるかに小さくすることができ、Ａが１／
２より大きい場合はさらに小さくすることが可能である
。
３□は消費電力と電位移動量で決定されてしまうことは
前に述べた。ところがｇｍ３３は接続点４８及び４９の
動作点電位を電源５２０電位に近づけてい（ことで原理
的にはいくらかも大きくすることができる。実際にｇｍ
３３をｇｍ３１に比べ１桁以上太き（することは一般に
答易でＥる。従うて第３図の回路の出力抵抗は回路４５
と回路４６の利？１８ Ａが１／２の場合でも第２図の
回路に比較しはるかに小さくすることができ、Ａが１／
２より大きい場合はさらに小さくすることが可能である
。
第３図中に示した回路４５と４６を具体的に示した一実
施例を第４図に示す。第４図に於てＭＯ８ＦＥＴ６１，
６２．６’ｌ、６４．６５．６６．６７．６８．６９．
７０は第３図のＭＯＳＦＥＴ ３１．３２．３３．３４
．３５．３６．３７．３８．３９．４０にそれぞれ対応
する。また７７と７８は第３図の４１と４２に対応する
入力端子であり、７９と８０は第３図の４３と４４に対
応する出力端子であり、接続点８１．８２．８３．８４
は第３図の４７．４８．４９．５０にそれぞれ対応する
。
施例を第４図に示す。第４図に於てＭＯ８ＦＥＴ６１，
６２．６’ｌ、６４．６５．６６．６７．６８．６９．
７０は第３図のＭＯＳＦＥＴ ３１．３２．３３．３４
．３５．３６．３７．３８．３９．４０にそれぞれ対応
する。また７７と７８は第３図の４１と４２に対応する
入力端子であり、７９と８０は第３図の４３と４４に対
応する出力端子であり、接続点８１．８２．８３．８４
は第３図の４７．４８．４９．５０にそれぞれ対応する
。
ＭＯＳＦＥＴ ７１．７２．７４．７５は互いに電気的
特性の整合のとられたＭＯＳＦＥＴであり、７３と７６
は電気的特性の整合のとられたＭＯＳＦＥＴである。Ｍ
ＯＳＦＥＴ ７３と７６のゲート電極はバイアス電、圧
が印加されている端子８５と８６に接続されている。
特性の整合のとられたＭＯＳＦＥＴであり、７３と７６
は電気的特性の整合のとられたＭＯＳＦＥＴである。Ｍ
ＯＳＦＥＴ ７３と７６のゲート電極はバイアス電、圧
が印加されている端子８５と８６に接続されている。
ＭＯＳＦＥＴ ７１．７２．７３からなる回路と７４．
７５．７６からなる回路の動作はまった（同じであるの
で前者の動作のみを説明する。出力端子７９と接続点８
１に生じる大きさが同じで逆向きの電位変化はＭＯＳＦ
ＥＴ ７１と７２を流れる電流に等量逆向きの変化を生
じるので合計の電流は変化せず、従って接続点８２の電
位は変化しない。また、出力端子７９と接続点８１に生
じる同じ向き同じ大きさの電位変化に対しては、ＭＯＳ
ＦＥＴ ７１．７２．７３はソースフォロワ回路として
働き、接続点８２に電位変化が生じる。従って、ＭＯ８
ＦＥＴ７１．７２．７３け第３図の回路４５を実現した
例となっており、利得Ａはほぼ１／２である。
７５．７６からなる回路の動作はまった（同じであるの
で前者の動作のみを説明する。出力端子７９と接続点８
１に生じる大きさが同じで逆向きの電位変化はＭＯＳＦ
ＥＴ ７１と７２を流れる電流に等量逆向きの変化を生
じるので合計の電流は変化せず、従って接続点８２の電
位は変化しない。また、出力端子７９と接続点８１に生
じる同じ向き同じ大きさの電位変化に対しては、ＭＯＳ
ＦＥＴ ７１．７２．７３はソースフォロワ回路として
働き、接続点８２に電位変化が生じる。従って、ＭＯ８
ＦＥＴ７１．７２．７３け第３図の回路４５を実現した
例となっており、利得Ａはほぼ１／２である。
以上述べた如（本発明によると、出力抵抗がきわめて低
い差動レベルシフト回路を得ることができ、特に広帯域
のＩＪ ニア集積回路に於て大きな効果がある。
い差動レベルシフト回路を得ることができ、特に広帯域
のＩＪ ニア集積回路に於て大きな効果がある。
尚、実施例に於ては差動出力を得るものとして説明した
。しかじ差動出力の１方のみを利用することも可能であ
り、この場合本発明の回路は低出力抵抗の差動シングル
エンド変換回路として動作する。
。しかじ差動出力の１方のみを利用することも可能であ
り、この場合本発明の回路は低出力抵抗の差動シングル
エンド変換回路として動作する。
また、実施例を説明するに当って、第３図に於てＭＯＳ
ＦＥＴ ３１と３２と３６と３７、ま九Ｍｏ５ｒＥＴ３
３と３８、またＭＯＳＦＥＴ ３４と３５と３９と４０
、また第４図に於てＭＯＳＦＥＴ ６１と６２と６６と
６７、またＭＯＳＦＥＴ ６３と６８、またＭＯ８ＦＥ
Ｔ６４と６５と６９と７０、またＭＯＳＦＥＴ ７１と
７２と７４と７５、またＭＯＳＦＥＴ ７３と７６のそ
れぞれは電気的特性の整合がとられているものとした。
ＦＥＴ ３１と３２と３６と３７、ま九Ｍｏ５ｒＥＴ３
３と３８、またＭＯＳＦＥＴ ３４と３５と３９と４０
、また第４図に於てＭＯＳＦＥＴ ６１と６２と６６と
６７、またＭＯＳＦＥＴ ６３と６８、またＭＯ８ＦＥ
Ｔ６４と６５と６９と７０、またＭＯＳＦＥＴ ７１と
７２と７４と７５、またＭＯＳＦＥＴ ７３と７６のそ
れぞれは電気的特性の整合がとられているものとした。
しかしこれは典型的な例に過ぎず、入力信号の差動成分
に比較し同相成分が出力に与える影響を小さくし、かつ
小さい出力抵抗を得ることは必ずしもこの条件に従わな
（でも可能である。
に比較し同相成分が出力に与える影響を小さくし、かつ
小さい出力抵抗を得ることは必ずしもこの条件に従わな
（でも可能である。
第１図はソースフォロワ回路を示す。第２図はソースフ
ォロワ回路を２組用いさらに同相信号の出力への影響を
小さくしたレベルシフト回路を示す。第３図は本発明の
一実施例を示す。第４図はｇ３図をさらに具体的にした
一実施例を示す。 図に於て番号はそれぞれ以下のものを示す。 １．２．１１，１２，１３．１４．３１，３２．３３．
３４゜３５．３６．３７．３８．３９．４０．６１，６
２．６３，６４．６５．６６．６７．６８，６９．７０
．７１，７２．７３．７４．７５．７６はＭＯＳＦＥＴ
である。３．１５．１６．４１．４２７７．７８は入力
端子である。５．１７．１８．４３．４４７９．８０は
出力端子である６４．８５．８６はバイアス電圧印別端
子である。６．７．２１．２２．５１．５２．８７．８
８は電源である。１９．４５．４６はアナログ加算回路
である。２０．４７．４８．４９．５０．８１，８４８
３．８４は接続点である。 才１図 才？図 ヤ ３ 図 才ｔ／−図
ォロワ回路を２組用いさらに同相信号の出力への影響を
小さくしたレベルシフト回路を示す。第３図は本発明の
一実施例を示す。第４図はｇ３図をさらに具体的にした
一実施例を示す。 図に於て番号はそれぞれ以下のものを示す。 １．２．１１，１２，１３．１４．３１，３２．３３．
３４゜３５．３６．３７．３８．３９．４０．６１，６
２．６３，６４．６５．６６．６７．６８，６９．７０
．７１，７２．７３．７４．７５．７６はＭＯＳＦＥＴ
である。３．１５．１６．４１．４２７７．７８は入力
端子である。５．１７．１８．４３．４４７９．８０は
出力端子である６４．８５．８６はバイアス電圧印別端
子である。６．７．２１．２２．５１．５２．８７．８
８は電源である。１９．４５．４６はアナログ加算回路
である。２０．４７．４８．４９．５０．８１，８４８
３．８４は接続点である。 才１図 才？図 ヤ ３ 図 才ｔ／−図
Claims (1)
- ドレイン電極を第１の電源に接続しゲート電極を第１の
入力端子に接続しソース電極を第１の出力端子に接続し
た第１のＭＯＳＦＥＴと、ドレイン電極を前記第１の電
源に接続しゲート電極を第２の入力端子に接続しソース
電極を第１の接続点に接続した第２のＭＯＳＦＥＴと、
ドレイン電極を前記第１の出力端子に接続しゲート電極
を第２の接続点に接続しソース電極を第２の電源に接続
した第３のＭＯＳＦＥＴと、ドレイン電極を前記第１の
接続点に接続しゲート１、極を前記第２の接続点に接続
しソース１．極を前記第２の電源に接続した第４のＭＯ
ＳＦＥＴと、ドレイン電極を前記第１の接続点に接続し
ゲート電、極を第３の接続点に接続しソース電極を前記
第２の電源に接続した第５のＭＯＳ Ｆ ＥＴと、ドレ
イン電極を前記第１の電源に接続しゲート電極を前記第
２の入力端子に接続しソース電極を第２の出力端子に接
続した第６のＭＯＳＦＥＴと、ドレイン電極を前記第１
の電源に接続しゲート電極を前記第１の入力端子に接続
しソース電極を第４の接続点に接続した第７のＭＯＳＦ
ＥＴと、ドレイン電極を前記第２の出力端子に接続しゲ
ート電極を前記第３の接続点に接続しソース電極を前記
第２の電源に接続した第８のＭＯＳＦＥＴと、ドレイン
電極を前記第４の接続点に接続しゲート電極を前記第３
の接続点に接続しソース電極を前記第２の電、源に接続
した第９のＭＯＳＦＥＴと、ドレイン電極を前記第４の
接続点に接続しゲート電極を前記第２の接続点に接続し
ソース電極を前記第２の電源に接続した第１０のＭＯＳ
ＦＥＴと、前記第１の出力端子の電位変化と前記第１の
接続点の電位変化を加え合わせて前記第２の接続点に印
加する第１の手段と、前記第２の出力端子の電位変化と
前記第４の接続点の電１位変化を加え合わせ前記第３の
接続点に印加する第２の手段を具備することを特徴とす
る差動ンペルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074882A JPS58191528A (ja) | 1982-05-04 | 1982-05-04 | 差動レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074882A JPS58191528A (ja) | 1982-05-04 | 1982-05-04 | 差動レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58191528A true JPS58191528A (ja) | 1983-11-08 |
Family
ID=13560168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57074882A Pending JPS58191528A (ja) | 1982-05-04 | 1982-05-04 | 差動レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191528A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278645A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 直流補償回路 |
-
1982
- 1982-05-04 JP JP57074882A patent/JPS58191528A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278645A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 直流補償回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0037406B1 (en) | Cmos operational amplifier with reduced power dissipation | |
| EP0168198A2 (en) | Cmos operational amplifier | |
| US4459555A (en) | MOS Differential amplifier gain control circuit | |
| JP2641408B2 (ja) | 低電圧高速動作のｃｍｏｓ演算増幅器 | |
| US4736117A (en) | VDS clamp for limiting impact ionization in high density CMOS devices | |
| KR830001935B1 (ko) | 전압 비교기 | |
| US7847625B2 (en) | Switched capacitor circuit with reduced leakage current | |
| JPH04313907A (ja) | 信号処理装置 | |
| Enomoto et al. | Integrated MOS four-quadrant analog multiplier using switched capacitor technology for analog signal processor ICs | |
| JPS62176315A (ja) | 電子増幅器 | |
| JPS6119134B2 (ja) | ||
| JPH06140915A (ja) | インターフェース回路 | |
| JP3081210B2 (ja) | 線形利得増幅回路 | |
| JPS58191528A (ja) | 差動レベルシフト回路 | |
| JPH06232655A (ja) | シングルエンド−差動変換器 | |
| US4761615A (en) | Voltage repeater circuit with low harmonic distortion for loads with a resistive component | |
| KR100284628B1 (ko) | 모스 기술 증폭기 회로 | |
| JPS62159906A (ja) | 差動増幅器 | |
| JPH0618305B2 (ja) | 演算増幅回路 | |
| US6940350B2 (en) | Amplifier and method for canceling nonlinearity in amplifier | |
| JP7365483B1 (ja) | パッシブミキサ回路 | |
| US7230487B2 (en) | Amplifying device and converter thereof | |
| JPH02124609A (ja) | 電流ミラー回路 | |
| JPS61131606A (ja) | 差動増幅回路 | |
| JPS61148906A (ja) | Ｍｏｓ増幅出力回路 |