JPS5819141B2 - 半導体装置 - Google Patents

半導体装置

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JPS5819141B2
JPS5819141B2 JP52090864A JP9086477A JPS5819141B2 JP S5819141 B2 JPS5819141 B2 JP S5819141B2 JP 52090864 A JP52090864 A JP 52090864A JP 9086477 A JP9086477 A JP 9086477A JP S5819141 B2 JPS5819141 B2 JP S5819141B2
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memory cells
capacitor
memory
memory cell
film
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JP52090864A
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JPS5425181A (en
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一成 白井
司文 伊東
淳一 茂木
清 宮坂
義博 竹前
富男 中野
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Fujitsu Ltd
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Fujitsu Ltd
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Description

【発明の詳細な説明】 本発明は、リフレッシュを必要とする記憶回路を構成す
る半導体装置の改良に関する。
一般に、ダイナミック・メモリでは蓄積された情報が時
間とともにリークするので、所定時間毎にリフレッシュ
しなければならない。
通常、情報を保持している時間としては７０（０）で２
（ｍｓ）、常温では３００（ｍｓ）は必要であるとされ
、充分であることを要求するのであれば１〜２〔ｓ〕を
必要とする。
近年、その高集積性を利点として、１トランジスタ、１
キヤパシタのメモリ・セルが実用化されつつあるが、こ
のメモリ・モルに於ける情報を蓄積するキャパシタは大
容量を必要とし、また、リークも犬である為、頻繁に行
なわなければならない○ 第１図は標準的な１トランジスタ、１キヤパシタのメモ
リ・セルで構成されたアレイの要部側断面図である。
図に於いて、１はシリコン半導体基板（層）、２はフィ
ールドの厚い二酸化シリコン絶縁膜、２′は薄い二酸化
シリコン絶縁膜、３，４は基板１と逆導電型の不純物拡
散領域、５はワード線用多結晶シリコン膜、６はキャパ
シタ用多結晶シリコン膜、７は燐硅酸ガラス膜、８はピ
ット線用アルミニウム膜をそれぞれ示している。
このような、１トランジスタ、１キヤパシタのメモリ・
セルで構成したメモリでは、前記した理由に依り、本質
的にリフレッシュ・タイムを悪化させる構成を備えてい
るが、このメモリ・セルをアレイにした場合、メモリ・
セル単体に於ける構造から考えられるリフレッシュ・タ
イムの悪化以外に、アレイの周辺に於けるメモリ・セル
のリフレッシュ・タイムが他の部分のメモリ・セルに比
較して良くない現象が見られる。
通常、メモリ・セルのリフレッシュ・タイムに影響を与
える因子としては次のような事柄が考えられる。
即ち、（１）接合に於けるリーク。
（２）キャパシタの下のデプレッション層、反転層に於
けるリーク。
（３）キャパシタの周辺のフィールドに於けるデプレッ
ション層及びシリコン、二酸化シリコン界面の再結合電
流のリーク。
等である。
これ等のうち、アレイ周辺のメモリ・セルのリフレッシ
ュ・タイムを悪化させる原因としては、前記（３）が主
因であろうと考えられる。
第２図は再結合電流のリークＩＲとゲート電圧ｖＧとの
関係を表わす線図であり、ＩＭＪはＰｎ接合におけるリ
ーク、工ｓはデプレッション層が拡がったときの表面再
結合によるリーク、ＩＦＩＪは反転層におけるリークを
示す。
同図にてデプレッション層における表面再結合電流Ｉｓ
のうち、イはキャパシタに於ける再結合電流即ち多結晶
シリコン膜６の下に在る薄い二酸化シリコン絶縁膜２′
が関係している再結合電流、口は多結晶シリコン・フィ
ールドに於ける再結合電流即ち多結晶シリコン膜６の下
に在る厚い二酸化シリコン絶縁膜２が関係している再結
合電流、ハはアルミニウム・フィールドに於ける再結合
電流即ちアルミニウム膜８、燐硅酸ガラス膜７等の下に
在る厚い二酸化シリコン絶縁膜２が関係している再結合
電流をそれぞれ表わしている。
さて、前記の如きメモリ・セル・アレイに於いて、内側
に在るメモリ・セルは、その周囲に他のメモリ・セルが
在る為、フィールドの領域は限定されたものとなってい
るが、周辺のメモリ・セルには隣接するメモリ・セルが
ない面があるのでフィールドの領域が大きく拡がってお
り、その部分には配線層が設けられていたり、内側のメ
モリ・セルに比べて大面積の配線がメモリ・セルに接続
されていたりするのが普通である。
従って、その部分にデプレッション層が拡がって再結合
電流が流れると、それはかなり大きな値になる。
、これがメモリ・セル・アレイの周辺に在るメモリ・セ
ルのリフレッシュ・タイムを短かくしている原因である
。
本発明は、メモリ・セル・アレイの周辺に在るメモリ・
セルのリフレッシュ・タイムが短かくなることを防止し
、例えば１トランジスタ、１キヤパシタのメモリ・セル
で構成されたダイナミック・メモリでも頻繁なリフレッ
シュを行なわなくても済むようにしようとするものであ
り、以下これを詳細に記述する。
本発明では、メモリ・セル・アレイの周辺に並ぶメモリ
・セルの外側にダミーのキャパシタを形成して、それに
依りフィールドに於ける再結合電流を遮断するようにし
、リフレッシュ・タイムの低下を防止している。
第３図は本発明一実施例の要部側断面図であり、第１図
に関して説明した部分と同部分を同記号で指示しである
。
本実施例が第１図従来例と相違する点は、メモリ・セル
・アレイの周辺に在るメモリ・セルの外側に半導体基板
１と逆導電型の不純物導入領域９を形成したことである
。
この領域９はダミーのキャパシタとして動作するもので
、接地しておくことが望ましい。
このようにすると、キャパシタ部分から連続するフィー
ルドのデプレッション層はそこで遮断されてしまうので
再結合電流の値は小さくなり、周辺のメモリ・セルのリ
フレッシュ・タイムも、内側のメモリ・セルと同等或い
はそれ以上にすることができる。
第４図は本発明一実施例の要部平面図である。
図に於いて、１２はフィールドの厚い二酸化シリコン絶
縁膜、１２′はキャパシタ部分を構成する為の薄い二酸
化シリコン絶縁膜、１５はワード線用多結晶シリコン膜
、１６はキャパシタ用多結晶シリコン膜、１９はダミー
のキャパシタ部分をそれぞれ示すものである。
図示の如きダミーのキャパシタ部分１９はメモリセル・
アレイの周辺外側を全て取囲むように形成しても良いし
、必要箇所のみに形成しても良い。
尚、キャパシタ部分１９は適所にてオーミック・コンタ
クト電極を取出して接地することができる。
以上の説明で判るように、本発明に依れば、メモリ・セ
ル・アレイの周辺に在るメモリ・セルの外側にダミーの
キャパシタ部分を形成し、周辺のメモリ・セルのリフレ
ッシュ・タイムが内側のメモリ・セルのそれに対して短
かくなる欠点を解消することができる。
【図面の簡単な説明】
第１図は従来例の要部側断面図、第２図は再結合電流の
発生を説明する線図、第３図は本発明−実施例の要部側
断面図、第４図は本発明一実施例の要部平面図をそれぞ
れ表わす。 図に於いて、１は基板（層）、２は絶縁膜、２′は薄い
絶縁膜、３，４は領域、５はワード線用多結晶シリコン
膜、６はキャパシタ用多結晶シリコン膜、７は燐硅酸ガ
ラス膜、８はピット線用アルミニウム膜、９はダミーの
キャパシタ部分を形成する領域をそれぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. １ 情報を蓄積するキャパシタを有するメモリ・セルを
    半導体基板上に配置１ルて形成したダイナミック型メモ
    リにおいて、メモリ・セル・アレイの周辺に配置された
    メモリ・七ノ１におけるキャパシタの外側に、ダミーの
    キャパシタとして働らく前記基板とは反対導電型の領域
    が設けられたことを特徴とする半導体装置。
JP52090864A 1977-07-28 1977-07-28 半導体装置 Expired JPS5819141B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP52090864A JPS5819141B2 (ja) 1977-07-28 1977-07-28 半導体装置
DE19782832764 DE2832764C3 (de) 1977-07-28 1978-07-26 Integrierte Halbleiterspeichervorrichtung
FR7822121A FR2399125A1 (fr) 1977-07-28 1978-07-26 Memoire a semi-conducteurs en circuit integre

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP52090864A JPS5819141B2 (ja) 1977-07-28 1977-07-28 半導体装置

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JPS5425181A JPS5425181A (en) 1979-02-24
JPS5819141B2 true JPS5819141B2 (ja) 1983-04-16

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ID=14010403

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JP52090864A Expired JPS5819141B2 (ja) 1977-07-28 1977-07-28 半導体装置

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FR (1) FR2399125A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2740313B1 (fr) 1995-10-27 1997-12-19 Le Crochet X Anglo French Trad Crochet de cimaise perfectionne

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3387286A (en) * 1967-07-14 1968-06-04 Ibm Field-effect transistor memory
JPS5279787A (en) * 1975-12-26 1977-07-05 Toshiba Corp Integrated circuit device

Also Published As

Publication number Publication date
DE2832764C2 (de) 1982-04-15
FR2399125B1 (ja) 1982-11-12
FR2399125A1 (fr) 1979-02-23
JPS5425181A (en) 1979-02-24
DE2832764A1 (de) 1979-02-01

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