JPS58186222A - アナログ・デイジタル変換方式 - Google Patents
アナログ・デイジタル変換方式Info
- Publication number
- JPS58186222A JPS58186222A JP6922582A JP6922582A JPS58186222A JP S58186222 A JPS58186222 A JP S58186222A JP 6922582 A JP6922582 A JP 6922582A JP 6922582 A JP6922582 A JP 6922582A JP S58186222 A JPS58186222 A JP S58186222A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- significant bit
- input voltage
- comparator
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、アナログ信号を２進化コードによって示され
るディジタル信号へ変換する方式の改良に関するもので
ある。 従来のか＼るアナログ・ディジタル変換方式社、ティジ
タル変換の分解能に応じた基準電圧會設盲し、これと与
えらｎ７’ｔアナログ信号の入力電圧とを逐次比較する
ものとなっており、回路構成が複雑化すると共に、回路
構成の複雑化に応じて入力電圧をディジタル信号へ変換
する所要時間が大となる等の欠点を生じていた。 水弁Ｆ！Ａは、従来のか＼る欠点を根本的に排除する目
的を有し、複数の基準電圧を２進化状に設けたうえ、入
力電圧と最大の基準電圧と′ｋｔず比較し、入力電圧が
大きいどきにのみ２進化コードの最上位ピッ）１送出す
ると共に、この比較結果における差電圧を次位の基準電
圧と比較し、差電圧が大きいとき（のみ最上位ビットに
つぐ次位ビット金送出するものとし次極めて効果的な、
アナログ・ディジタル変換方式を提供するものである。 以下、実施例
るディジタル信号へ変換する方式の改良に関するもので
ある。 従来のか＼るアナログ・ディジタル変換方式社、ティジ
タル変換の分解能に応じた基準電圧會設盲し、これと与
えらｎ７’ｔアナログ信号の入力電圧とを逐次比較する
ものとなっており、回路構成が複雑化すると共に、回路
構成の複雑化に応じて入力電圧をディジタル信号へ変換
する所要時間が大となる等の欠点を生じていた。 水弁Ｆ！Ａは、従来のか＼る欠点を根本的に排除する目
的を有し、複数の基準電圧を２進化状に設けたうえ、入
力電圧と最大の基準電圧と′ｋｔず比較し、入力電圧が
大きいどきにのみ２進化コードの最上位ピッ）１送出す
ると共に、この比較結果における差電圧を次位の基準電
圧と比較し、差電圧が大きいとき（のみ最上位ビットに
つぐ次位ビット金送出するものとし次極めて効果的な、
アナログ・ディジタル変換方式を提供するものである。 以下、実施例
【示す図によって本発明の詳細な説明する
が、便宜上、まず本発明の原理からＩ５！明する。 ｔｓ１図は、本発明の原理を示す図であシ、最大入力電
圧Ｅ＠會２分し九基準電圧Ｅ１、同電圧Ｅ１を２分し次
基準電圧ＥＩ、および、同電圧１ｍ ｋ２分し次基準電
圧Ｅ３等の、２進化状に分割され次複数の基準電圧Ｅ１
〜Ｅｓｔ設け、まず、同図囚のとおり、アナログ信号の
入力電圧Ｅ＆と、最大の基準電圧Ｅ１とを比較し、この
結果、入力電圧Ｅ１が大であれば、２進化コードの最上
位ビットを送出する反面、入力電圧′Ｅａが小であれば
、最上位ビットを送出しないものとしている。 友ｙし、この場合は、ＩＩ、ａ＞Ｅｌ の几め、最上位
ビットが送出さｔ、る。 ついで、同図ＣＢ）のとおり、Ｅａ＞Ｅ＋の場合は、同
図（Ａにおける比較結果の差電圧Ｅａ ｉｃｌ と
、基準電圧Ｅ！とを比較し、差電圧Ｅａ Ｅｌ が大
であれば、２進化コードの最上位ビットにっぐ゛次位ビ
ットを送出する反面、差電圧Ｅａ Ｅｌが小であれば
、次位ピッ）を送出しないものとしている。 たｙし、この場合は、（Ｅａ−Ｅｌ ）＜Ｅｘのため、
次位ビットが送出さねない。 更に、（Ｅａ−Ｅ＋）＜ Ｅ鵞の場合は、差電圧゛Ｅａ
ＥＩｔ−基＊１圧Ｅｌと比較し、差電圧Ｅ−Ｅ１が
大であハば、２進化コードの最下位ビットを送出する反
面、差電圧ＥＩ Ｅｌが小であわば、最下位ビットを
送出しないものとしている。 ７ｔ’ｆし、この場合は、（Ｅａ −Ｅｔ ） ＞Ｅ
ｍ １７）ため、最下位ビットが送出される。 したがって、第１図の場合は、最上位ビットがｍ埋植１
】〃 、次位ビットが町）〃、最下位ビットが１１“
となり、２進化コードの’ １０１ ’が得られるもの
となり、これによって入力電圧がディジタル信号へ変換
される。 なお、ディジタル信号のビット数を増加させ、ディジタ
ル信号の分解能を向上させるには、差電圧Ｅａ−Ｅｌと
基準電圧Ｅｓとの差電圧（Ｅａ −Ｅｌ ） Ｅｓを
、基準電圧Ｅ１を２分した基準電圧と比較し、上述と同
様に操作すわばしく、２進化状の基準電圧ｔ−多く設け
ねば設ける程、分解能が向上する。 第２図は、以上の原理に基づく具体的な回路構成例を示
すブロック図であり、入力電圧Ｅａ ｔ−人力ＩＮから
比較器ＣｈおＬび減算作用を行なう差動増幅ｅ５ Ｄ
Ａｔの一方の入力へ与えると共に、入力電圧Ｅａ ｋ工
び差動増幅器Ｄ４の出力を１アナログスイツチ等のスイ
ッチＳＷ１ を介し、比較器ＣＰ３お工び差動増幅器Ｄ
Ａ鵞の一方の入力へ与えており、更に、スイッチＳＷｌ
の出力お↓び差動増幅器ＤＡ１の出力を、スイッチＳＷ
ｓ を介し、比較器Ｃｈの一方の入力へ与えている。 ま友、ス５イツチＳＷ、は、比較器ＣＰｔの出力へ入力
の接続され几インバータＩＮｓの出力に工９制呻され、
スイッチＳＷｍは、比較器ＣＰｉ の出力へ入力の接
続さね、たインバータＩＮｌの出力にＬ９制御されるも
のとなっており、比較器ＣＰｓと差動増幅器Ｄ Ａ １
との他方の入力には、基準電圧Ｅ１が与えられ、比較器
ＣＰ１ と差動増幅器ＤＡ、 との他方の入力には、
基準電圧Ｅ３が与えられていると共に、比較器ＣＰｍ
の他方の入力には、基準電圧Ｅｌが与えられている。 このため、入力ＩＮへ第１図囚の入力電圧Ｅａが与えら
れたものとすれば、比較器ＣＰｓの出力がゝｌＮ とな
り、出力ＯＵ Ｔ １から最上位ビットＬとして送出さ
れると共に、インバータＩＮｓの出力は１０＃ となり
、スイッチＳＷ１が図示の状態を保つため、差動増幅器
ＤＡ、における減３１１Ｖｃｒ）て得らハ友差電圧Ｅｈ
Ｆ：、１が同増幅器ＤＡＩの出力に生じ、これがス
イッチＳＷｓ ’ｆｒ介して比較器ＣＰｍ と差動
増幅器ＤＡ、へ与えられ、比較器ＣＰｍの出力が％０１
となり、出力ＯＵＴ、の次位ビットＢ雪 ｔ％Ｏｌ と
なる。 また、出力ＯＵ Ｔ ｍの％ＯＩ ＫよりインバータＩ
ＮＩの出力は％１１ となり、これによってスイッチ
８Ｗ、が制御され、スイッチＳＷｓを介する差電圧Ｅａ
Ｅ１ｆ：比較器ＣＰｓ へ与える次め、比較器ＣＰｉの
出力が％１Ｎとなり、出力ＯＵＴｍから最下位ビットと
して送出される。 し次がって、この場合も、上述と同様に出力０ＵＴ１〜
ＯＵＴ畠から’ １０１ ’ の２進化コードが得ら
れる。 なお、入力電圧Ｅａの値に応じてスイッチ絨、 ＳＷ＊
−が制御さｔｌ、６７ｔめ、出力０ＵＴＩ 〜０ＵＴｓ
からは、入力電圧ＥａＯ値に応じ友状況の２進化コード
が送出される。 次ソし、スイッチ８Ｗ１ 、ＢＷ富 として、制御入力
の’ＯＮ Ｋｌり動作するものを用いれば、インバータ
ＩＮ＋ 、 Ｉｈｈｔ−省・略して４ｈ工く、差動
増幅器ＤＡｓ 、ＤＡｍの代りに減算器等を用いても
同様であり、所要のビット数に応じて構成に数を定めね
ばよい等、種々の変形が自在である０以上の説明に工り
明らかなとおり、本発明に↓れば、構成が簡単であると
共に、簡単な構成のため、ディジタル信号への変換速度
が高く、かつ、安価に製造できるものとなり、各種用途
のアナログ・ディジタル変換に用いて顕著な効果が得ら
れる０
が、便宜上、まず本発明の原理からＩ５！明する。 ｔｓ１図は、本発明の原理を示す図であシ、最大入力電
圧Ｅ＠會２分し九基準電圧Ｅ１、同電圧Ｅ１を２分し次
基準電圧ＥＩ、および、同電圧１ｍ ｋ２分し次基準電
圧Ｅ３等の、２進化状に分割され次複数の基準電圧Ｅ１
〜Ｅｓｔ設け、まず、同図囚のとおり、アナログ信号の
入力電圧Ｅ＆と、最大の基準電圧Ｅ１とを比較し、この
結果、入力電圧Ｅ１が大であれば、２進化コードの最上
位ビットを送出する反面、入力電圧′Ｅａが小であれば
、最上位ビットを送出しないものとしている。 友ｙし、この場合は、ＩＩ、ａ＞Ｅｌ の几め、最上位
ビットが送出さｔ、る。 ついで、同図ＣＢ）のとおり、Ｅａ＞Ｅ＋の場合は、同
図（Ａにおける比較結果の差電圧Ｅａ ｉｃｌ と
、基準電圧Ｅ！とを比較し、差電圧Ｅａ Ｅｌ が大
であれば、２進化コードの最上位ビットにっぐ゛次位ビ
ットを送出する反面、差電圧Ｅａ Ｅｌが小であれば
、次位ピッ）を送出しないものとしている。 たｙし、この場合は、（Ｅａ−Ｅｌ ）＜Ｅｘのため、
次位ビットが送出さねない。 更に、（Ｅａ−Ｅ＋）＜ Ｅ鵞の場合は、差電圧゛Ｅａ
ＥＩｔ−基＊１圧Ｅｌと比較し、差電圧Ｅ−Ｅ１が
大であハば、２進化コードの最下位ビットを送出する反
面、差電圧ＥＩ Ｅｌが小であわば、最下位ビットを
送出しないものとしている。 ７ｔ’ｆし、この場合は、（Ｅａ −Ｅｔ ） ＞Ｅ
ｍ １７）ため、最下位ビットが送出される。 したがって、第１図の場合は、最上位ビットがｍ埋植１
】〃 、次位ビットが町）〃、最下位ビットが１１“
となり、２進化コードの’ １０１ ’が得られるもの
となり、これによって入力電圧がディジタル信号へ変換
される。 なお、ディジタル信号のビット数を増加させ、ディジタ
ル信号の分解能を向上させるには、差電圧Ｅａ−Ｅｌと
基準電圧Ｅｓとの差電圧（Ｅａ −Ｅｌ ） Ｅｓを
、基準電圧Ｅ１を２分した基準電圧と比較し、上述と同
様に操作すわばしく、２進化状の基準電圧ｔ−多く設け
ねば設ける程、分解能が向上する。 第２図は、以上の原理に基づく具体的な回路構成例を示
すブロック図であり、入力電圧Ｅａ ｔ−人力ＩＮから
比較器ＣｈおＬび減算作用を行なう差動増幅ｅ５ Ｄ
Ａｔの一方の入力へ与えると共に、入力電圧Ｅａ ｋ工
び差動増幅器Ｄ４の出力を１アナログスイツチ等のスイ
ッチＳＷ１ を介し、比較器ＣＰ３お工び差動増幅器Ｄ
Ａ鵞の一方の入力へ与えており、更に、スイッチＳＷｌ
の出力お↓び差動増幅器ＤＡ１の出力を、スイッチＳＷ
ｓ を介し、比較器Ｃｈの一方の入力へ与えている。 ま友、ス５イツチＳＷ、は、比較器ＣＰｔの出力へ入力
の接続され几インバータＩＮｓの出力に工９制呻され、
スイッチＳＷｍは、比較器ＣＰｉ の出力へ入力の接
続さね、たインバータＩＮｌの出力にＬ９制御されるも
のとなっており、比較器ＣＰｓと差動増幅器Ｄ Ａ １
との他方の入力には、基準電圧Ｅ１が与えられ、比較器
ＣＰ１ と差動増幅器ＤＡ、 との他方の入力には、
基準電圧Ｅ３が与えられていると共に、比較器ＣＰｍ
の他方の入力には、基準電圧Ｅｌが与えられている。 このため、入力ＩＮへ第１図囚の入力電圧Ｅａが与えら
れたものとすれば、比較器ＣＰｓの出力がゝｌＮ とな
り、出力ＯＵ Ｔ １から最上位ビットＬとして送出さ
れると共に、インバータＩＮｓの出力は１０＃ となり
、スイッチＳＷ１が図示の状態を保つため、差動増幅器
ＤＡ、における減３１１Ｖｃｒ）て得らハ友差電圧Ｅｈ
Ｆ：、１が同増幅器ＤＡＩの出力に生じ、これがス
イッチＳＷｓ ’ｆｒ介して比較器ＣＰｍ と差動
増幅器ＤＡ、へ与えられ、比較器ＣＰｍの出力が％０１
となり、出力ＯＵＴ、の次位ビットＢ雪 ｔ％Ｏｌ と
なる。 また、出力ＯＵ Ｔ ｍの％ＯＩ ＫよりインバータＩ
ＮＩの出力は％１１ となり、これによってスイッチ
８Ｗ、が制御され、スイッチＳＷｓを介する差電圧Ｅａ
Ｅ１ｆ：比較器ＣＰｓ へ与える次め、比較器ＣＰｉの
出力が％１Ｎとなり、出力ＯＵＴｍから最下位ビットと
して送出される。 し次がって、この場合も、上述と同様に出力０ＵＴ１〜
ＯＵＴ畠から’ １０１ ’ の２進化コードが得ら
れる。 なお、入力電圧Ｅａの値に応じてスイッチ絨、 ＳＷ＊
−が制御さｔｌ、６７ｔめ、出力０ＵＴＩ 〜０ＵＴｓ
からは、入力電圧ＥａＯ値に応じ友状況の２進化コード
が送出される。 次ソし、スイッチ８Ｗ１ 、ＢＷ富 として、制御入力
の’ＯＮ Ｋｌり動作するものを用いれば、インバータ
ＩＮ＋ 、 Ｉｈｈｔ−省・略して４ｈ工く、差動
増幅器ＤＡｓ 、ＤＡｍの代りに減算器等を用いても
同様であり、所要のビット数に応じて構成に数を定めね
ばよい等、種々の変形が自在である０以上の説明に工り
明らかなとおり、本発明に↓れば、構成が簡単であると
共に、簡単な構成のため、ディジタル信号への変換速度
が高く、かつ、安価に製造できるものとなり、各種用途
のアナログ・ディジタル変換に用いて顕著な効果が得ら
れる０
第１図は本発明の原理を示す図、縞２図は本発明の実施
例を示すブロック丙である。 ＣＰＩ−ＣＰｍ ・・・−比較器、ＤＡｔ 、 ＤＡ
ｍ・φ・会差動増幅器、ＳＷｓ 、ＳＷｓ ・・＄
・スイッチ、Ｅ、〜Ｅ、・・・・基準電圧、Ｅａ ・・
・中入力端子、Ｂ３ ・・・・最上位ビット、Ｂ１ ・
・載・次位ピット、Ｂ＋ ・・・噛最下位ビット。 ％軒出顧人 新日本電気株式会社 代理人山川政樹（ほか１名）
例を示すブロック丙である。 ＣＰＩ−ＣＰｍ ・・・−比較器、ＤＡｔ 、 ＤＡ
ｍ・φ・会差動増幅器、ＳＷｓ 、ＳＷｓ ・・＄
・スイッチ、Ｅ、〜Ｅ、・・・・基準電圧、Ｅａ ・・
・中入力端子、Ｂ３ ・・・・最上位ビット、Ｂ１ ・
・載・次位ピット、Ｂ＋ ・・・噛最下位ビット。 ％軒出顧人 新日本電気株式会社 代理人山川政樹（ほか１名）
Claims (1)
- 【特許請求の範囲】 ２進化状に設けられた複数の基準電正中最大のものと入
力電圧とを比較して前記入力電圧が大きいときにのみ２
進化コードの最上位ビット【送出し、前記比較結果の差
電圧を前記基準電圧中の次位のものと比較して前記差電
圧が大きいと龜にのみ前記最上位ビットにつぐ次位ビッ
トを送出す、返ごとを特徴とじ几アナログ・ディジタル
変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6922582A JPS58186222A (ja) | 1982-04-23 | 1982-04-23 | アナログ・デイジタル変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6922582A JPS58186222A (ja) | 1982-04-23 | 1982-04-23 | アナログ・デイジタル変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58186222A true JPS58186222A (ja) | 1983-10-31 |
| JPH0153814B2 JPH0153814B2 (ja) | 1989-11-15 |
Family
ID=13396566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6922582A Granted JPS58186222A (ja) | 1982-04-23 | 1982-04-23 | アナログ・デイジタル変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186222A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154253A (en) * | 1978-05-24 | 1979-12-05 | Philips Nv | Binary analoggtoodigital converter |
| JPS5723322A (en) * | 1980-07-16 | 1982-02-06 | Advantest Corp | High speed analog-to-digital converter |
-
1982
- 1982-04-23 JP JP6922582A patent/JPS58186222A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154253A (en) * | 1978-05-24 | 1979-12-05 | Philips Nv | Binary analoggtoodigital converter |
| JPS5723322A (en) * | 1980-07-16 | 1982-02-06 | Advantest Corp | High speed analog-to-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0153814B2 (ja) | 1989-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2689689B2 (ja) | 直並列型アナログ／ディジタル変換器 | |
| GB1040614A (en) | Improvements in or relating to code translation systems | |
| JPH0253974B2 (ja) | ||
| JPS6360568B2 (ja) | ||
| JPS5875920A (ja) | Ａ／ｄコンバ−タ回路 | |
| GB1101969A (en) | Bipolar analog to digital converter | |
| KR920013936A (ko) | 고속 아날로그-디지탈 변환기 | |
| US3175212A (en) | Nonlinear pcm encoders | |
| JPS58186222A (ja) | アナログ・デイジタル変換方式 | |
| JPS6243571B2 (ja) | ||
| US5896100A (en) | Method and apparatus for analog-to-digital or digital-to-analog conversion | |
| JPS6014535B2 (ja) | アナログ−デイジタル変換器 | |
| JP2877983B2 (ja) | Ａ／ｄコンバータ回路 | |
| SU423145A1 (ru) | Устройство для воспроизведения функций двух переменных | |
| JPS6066524A (ja) | Ａ／ｄ変換器 | |
| US3185977A (en) | Analog to digital converters | |
| SU1494218A2 (ru) | Аналого-цифровой преобразователь | |
| JP3221134B2 (ja) | アナログ／ディジタル変換回路 | |
| JPH0319429A (ja) | Ａ／ｄコンバータ | |
| JP2789697B2 (ja) | 並列型ａｄ変換器 | |
| JPH05300021A (ja) | アナログディジタル変換回路 | |
| GB2145889A (en) | Analog-to-digital conversion | |
| JP2001308707A (ja) | パルスエンコード型ａ／ｄ変換器 | |
| SU1282327A1 (ru) | Аналого-цифровой преобразователь | |
| JPS6166411A (ja) | Ａ／ｄ変換装置 |