JPS6014535B2 - アナログ−デイジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ信号を任意のビット数の並列２進コー
ド‘こ変換するアナログーディジタル変換器に関する。

この種のアナログーディジタル変換器は、第１図に示す
ように、例えば８ビットの並列２進コ−ドに変換される
場合であれば、入力アナログ信号Ｓ＾が（ジー１）個則
ち２５９固のレベル比較器１００１，１００２・・・・
・・・・・・…・・１２５５において、電源電圧Ｅ８が
抵抗２００１，２００２・・・・．・・．・・．・・．
・２２５５により分圧されて得られた順次等しい値ずつ
ずれた基準電圧と比較され、それぞれの比較出力が変換
器３に供給されてこれより８ビットの並列２進コードＳ
ｏが得られるぐうな構成になっている。しかしながら、
このような構成によるときは、レベル比較器の数が膨大
なものとなってしまう欠点がある。

この点にかんがみ、第２図及び第３図に示すように、例
えば８ビットの並列２進コードに変換される場合であれ
ば、入力アナログ信号Ｓ＾がまず第１のコード変換器４
において粗いステップの基準電圧Ｖ，，Ｖ２，・…・・
・・・・・・・・・と比較されて上位４ビットの並列２
進コードが得られ、これがディジタルーァナログ変換器
５に供給されてアナログ信号Ｓ８に変モ奥′され、これ
が減算器６に供給されて入力アナログ信号Ｓ＾より減算
され、その減算信号Ｓｃ＝Ｓ＾−ＳＢが第２のコード変
換器７において細いステップの基準電圧と比較されて下
位４ビットの並列２進コードが得られ、合成器８におい
て第１のコード変換器４よりの上位４ビットと第２のコ
ード変換器７よりの下位４ビットが合成されて８ビット
の並列２進コードＳｏが得られるような構成にすること
が提案されている。

Ｓ＾′は最終的に得られる８ビットのコードＳｏがアナ
ログ信号に再変摸された場合の状態を示すもので、入力
アナログ信号Ｓ＾に近似したものとなる。このような構
成によれば、第１及び第２のコ−ド変換器４及び７には
、それぞれ（多−１）個別ち１劫固のレベル比較器が設
けられればよく、レベル比較器の数は第１図のものに比
べて遥かに少〈て済むという利点がある。ところで、こ
のような構成にした場合、第２のコード変換器７におけ
る変換範囲は第１のコード変換器４における基準電圧の
１ステップ分Ｅｓであるから、第１のコード変換器４に
おける実際の各基準電圧が正規の各基準電圧に対してず
れていると、変換の誤差が生じてしまうという欠点があ
る。

例えば第４図に示すように、実際の各基準電圧Ｘ，，Ｘ
２，・・・・・・・・・・・・…が、正規の各基準電圧
Ｖ，，Ｖ２，……・・・・・・…に対して低い電位側に
ずれている場合は、入力アナログ信号Ｓ＾が両者の間の
値をとるとき減算器６よりの減算信号Ｓｃは図において
斜線を付して示すように第２のコード変換器７における
変鮫範囲を超えて負の値になり、このためこの部分は第
２のコード変換器７において零しベルとして扱われてし
まって最終的な８ビットのコードＳＤでは真の値よりも
大きいものとして変換されて表われ、また第６図に示す
ように、実際の各基準電圧Ｘ，，Ｘ２，・…・・・・…
・・・・が正規の各基準電圧Ｖ，，Ｖ２，…・・・・・
……・に対して高い電位側にずれている場合は、入力ア
ナログ信号Ｓ＾が両者の間の値をとるとき減算器６より
の減算信号Ｓｃは図において斜線を付して示すように第
２のコード変換器７における変換範囲を超えてＥｓなる
値より大きくなり、このためこの部分は第２のコード変
換器７においてＥｓなる値として扱われてしまって最終
的な８ビットのコードＳｏでは真の値よりも小さいもの
として変換されて表われてしまう。

この変換誤差をなくすために、さらに、第６図及び第７
図に示すように、第２のコード変換器７における変換範
囲が上述の２倍にされてこの第２のコード変換器７から
は下位のビットが５ビットで取出されるとともに、第１
のコード変換器４における実際の各基準電圧Ｘ，，Ｘ２
，・・・・・・・・・・・・・・・が正規の各基準電圧
ｙ，，Ｖ２，・・・・・・・・・・・…・の間になろく
らいにわざと高電位側に大きくずらされて減算器６より
の減算信号Ｓｃが第２のコード変換器７における変換範
囲である零からがｓなる値の間に収まるようにされ、合
成器８において、第１のコード変換器４よりの上位４ビ
ットのコードの最下位ビットが第２のコード変換器７よ
りの下位５ビットのコードの最上位ビットと同一ビット
になるように補正された状態で上位４ビット及び下位５
ビットが合成されて８ビットの並列２進コードＳｏが得
られるように構成することが考えられる。

しかしながら、このように構成された場合、第２のコー
ド変換器７においては（交−１）個則ち３１個のレベル
比較器が必要となり、レベル比較器が第１図の構成によ
る場合に比べればなお少なくて済むが、それでもかなり
多く必要とするという不都合がある。

本発明は、この点にかんがみ、上述のように上位の変換
と下位の変換との２段にわたる変換、ないしさらに３段
以上にわたる変換を行う場合において、より簡単な構成
で変換の誤差が生じないように工夫したもので、以下本
発明を第８図以下を参照して説明しよう。

第８図は本発明によるディジタルーアナログ変換器の原
理的構成を示すもので、８ビットの並列２進コード‘こ
変換する場合であって、入力アナログ信号Ｓ＾がサンプ
リングホールド回路１０‘こてサンプリングホールドさ
れてまず第１のコード変換器１１において粗いステップ
の各基準電圧Ｘ，，Ｘ２，……………と比較されて上位
４ビットの並列２進コードが得られる。

ここで、第１０図に示すように、基準電圧Ｘ，，Ｘ２，
・・・・・・・・・・…・・は正規の各基準電圧ｙ，，
Ｖ２，・…・・・・・・・・・・・の中間になるくらい
にわざと高い電位側に大きくずらされる。そして、この
第１のコード変換器１１よりの上位４ビットのコードが
ディジタルーアナログ変換器１２に供給されてアナログ
信号ＳＢに変換され、これが、第１の減算器１３に供孫
舎されてサンプリングホールド回路１０を通じ、第１の
コード変換器１ １及びディジタル−アナログ変換器１
２における遅延時間と等しい遅延時間の遅延回路１４を
通じた入力アナログ信号Ｓ＾より減算され、その減算信
号Ｓｃ＝Ｓ＾−ＳＢがさらに第２の減算器１５に供給さ
れる。

上述のように第１のコード変換器１ １における実際の
各基準電圧Ｘ，，Ｘ２，・…・・・・・・・・…は正規
の各基準電圧Ｖ，，Ｖ２，・・・・・・・・・・・・・
・・の中間の値になるように高電位側にずらされている
から、第１０図に示すように、第１の減算器１３よりの
減算信号Ｓｃはその値が零から第１のコード変換器１１
における正規の基準電圧Ｖ，，Ｖ２，・・・・・・・・
・・・…・の１ステップ分の電圧Ｅ３の２倍のがｓなる
値までの間に収まる。そして後述のように、入力アナロ
グ信号Ｓ＾が第１のコード変換器１１における正規の各
基準電圧Ｖ，，Ｖ２，・・・・・・・・…・・・・と実
際の各基準電圧Ｘ，，Ｘ２，……………との間の値をと
り、従って第１の減算器１３よりの減算信号ＳｃがＥｓ
なる値を超えるときは、フリツプフロツプ回路１６がセ
ット状態になってその出力が「１」になることにより、
上位ビット補正回路１７において第１のコード変換器１
１よりの上位４ビットのコードにその最下位のビット
における「１」が加算されるとともに、スイッチ回路１
８がオンとなってＥｓなる値の電圧がこのスイッチ回路
１８を通じて第２の減算器１５に供給されて減算信号Ｓ
ｃからこのＥｓなるアナログ値が減算され、入力アナロ
グ信号Ｓ＾がそれ以外の値をとり、従って第１の減算器
１３よりの減算信号Ｓｃが零からＥｓなる値までの範囲
にあるときは、フリツプフロツプ回路１６がリセット状
態になってその出力が「０」になることにより、第１の
コ−ド変換器１１よりの上位４ビットのコードはそのま
ま上位ビット補正回路１７を通じて取出されるとともに
、スイッチ回路１８がオフとなって第１の減算器１３よ
りの減算信号Ｓｃがそのまま第２の減算器１５を通じて
取出される。

従って、第１０図に示すように、上位ビット補正回路１
７よりの補正された上位４ビットは、第１のコード変換
器１１においての実際の各基準電圧Ｘ，，Ｘ２，・・・
…・・・・・・・・・が正規の各基準電圧Ｖ，，Ｖ２，
・・・・…・・・・・・・・にちようど正確に一致しい
た場合にこの第１のコード変換器１１により得られるで
あろうコードと全等しい、従ってもしアナログ信号に変
換されたときには鎖線Ｓ８′で示すようになるようなコ
ードとなるとともに、第２の減算器１５よりの減算信号
ＳＥはその値が零から第１のコード変換器１１における
正規の基準電圧Ｖ，，Ｖ２，……・・・・・・・・・の
１ステップ分の電圧Ｅｓまでの間に収まり、ただ入力ア
ナログ信号Ｓ＾が第１のコード変換器１ １における実
際の各基準電圧Ｘ，，Ｘ２，・・・・・・・・・・・・
・・・に一致するところでのみ瞬間的に負の値になるも
のとなる。そしてこの第２の減算器１５よりの減算信号
Ｓ８が第２のコード変換器１９において細いステップの
基準電圧と比較されて下位４ビットの並列２進コードが
得られ、合成器２１において上位ビット補正回路１７よ
りの補正された上位４ビットと第２のコード変換器１９
よりの下位４ビットが合成されて８ビットの並列２進コ
ードＳｏが得られる。

この場合、第２のコード変換器１９における変換範囲は
第１のコード変換器１ １における基準電圧の１ステッ
プ分Ｅｓになされるもので、上述のように第２の減算器
１５よりの減算信号ＳＥは、そのお値がこの変換範囲内
に収まるから、上述の構成によるときは変換の誤差が生
じることはなく、合成器２１より最終的に得られる８ビ
ットのコードＳｏがアナログ信号に再変換された場合に
は第１０図でＳＡ′で示すように入力アナログ信号Ｓ＾
に近似したものとなる。ところで、上述のフリップフロ
ッブ回路１６の制御による上位４ビット補正回路１７で
の上位４ビットの補正及び第２の減算器１５での減算操
作は第２のコード変換器１９において第２の減算器１５
よりの減算信号ＳＥのレベルが検出されることによりな
される。

即ち、第２のコード変換器１９には、第９図に示すよう
に、下位４ビットのコードを得るための（２−１）個貝
０ち１耳固のレベル比較器Ｌ，〜Ｌ５のほかにフリツプ
フロツプ回路１６を高速でセット及びリセットさせるた
めののレベル比較器Ｌ６及びＬｏが設けられ、第２の減
算器１５よりの減算信号ＳＥがこれらのレベル比較器Ｌ
，Ｌ，．Ｌ２，・・・・・・・・・・・・・・・Ｌ５，
Ｌ６において、接地電位Ｅｏ及び電源電圧ＥＢが抵抗Ｒ
，，Ｒ２，・・…・…・‐‐‐‐‐Ｒ・５，Ｒ・６はり
肌地■地棚為Ｅｓずつ値のずれた基準電圧Ｅ，，Ｅ２，
………・・・…Ｅ，５，Ｅ，６＝Ｅｓと比較され、レベ
ル比較器Ｌ，６の出力がフリップフロップ回路１６のセ
ット側に供給されて減算信号Ｓ８がＥｓなる値より大き
くなるところで回離１６がセット状態となってその出力
がＴＩ」となり、レベル比較器Ｌｏの出力がフリツプフ
ロップ回路１６のリセツト側に供給されて減算信号ＳＥ
が負の値になるところで回路１６がリセット状態となっ
てその出力が「０」となり「 レベル比較器Ｌ，〜Ｌ，
５の出力が変換器２０に供給され下位４ビットのコード
が得られるようになされる。従ってフリップフロップ回
路１６がリセツト状態にされて第１の減算器１３よりの
減算信号Ｓｃがそのまま第２の減算器１５よりの減算信
号ＳＥとされて取出されるときに、この減算信号ＳＥ（
＝Ｓｃ）がＥｓより大きくなると、フリツプフロップ回
路１６はセット状態にされて上述のように上位４ビット
が補正されるとともに、減算信号ＳＥは減算信号Ｓｃよ
りさらにＥｓなる値が減じられたものとなってＥｓより
小さくなり、そして入力アナログ信号Ｓ＾が第１のコー
ド変換器１１における実際の各基準電圧Ｘ，，Ｘ２，・
・・・・・・…・・・・・に一致するところでこの減算
信号ＳｃよりＥｓだけ低い減算信号ＳＥが負の値になる
と、フリツプフロツプ回路１６はリセット状態とされて
減算信号Ｓｃがそのまま減算信号ＳＥとされてこれはＥ
ｓより低い正の値に戻る。

よって減算信号ＳＥはその値が第２のコード変換器１９
における変換範囲である零からＥｓなる値までの範囲に
収められることになる。ところで、サンプリングホール
ド回路１０‘こおいて入力アナログ信号Ｓ＾がきわめて
短い周期でサンプリングホールドされるために、第２の
コ−ド変換器１９に供給される減算信号ＳＥは実際はこ
のサンプリングの周期で階段状に変化するもので、この
場合、過渡現象のために、各サンプリング周期内の前の
方の区間では波形が変化し、その後の区間で波形が一定
値に安定するようになることが考えられる。

しかもこれには、第１１図の曲線２２で示すように波形
が漸次変化していって−定値に安定する場合と、曲線２
３で示すように山なりに変化した後一定値に安定する場
合とが考えられる。この場合でも、上述の例において第
２のコ−ド変換器１９の各のレベル比較器Ｌｏ〜Ｌ，６
がこの波形が一定値に安定する時点において動作するよ
うになされていれば、上述したような誤差のない変換が
なされる。しかしながら、この場合、次のような構成に
されればより高速の変換がなされる。

即ち、この場合は、第１２図に示すように第２のコード
変換器１９では第２の減算器１５よりの減算信号Ｓ８が
５ビットのコードに変換されるものであって、この第２
のコード変換器１９には、第１３図に示ように、上述の
第９図のそれに比べてさらに２個のレベル比較器Ｌ，？
及びＬ８が加えられ、抵抗虫，７及びＲ，８が付加され
て、減算信号ＳＥがさらにレベル比較器Ｌ７及びＬ８に
おいてＥｓなる値よりも亮６ＥＳ及鴫Ｅ肘欄、値と比較
され０るようになされ、レベル比較器Ｌ，？の出力がフ
リツプフロップ回路１６のセット側に供給され、レベル
比較器Ｌｏの出力が回路１ ６のリセット側に供給され
、レベル比較器Ｌ，〜Ｌ．８の出力が変換器２川こ供Ｖ
給されて下位５ビットのコードが得られ夕るようになさ
れる。

この下位５ビットのコードのうちの最上位のビットは上
位４ビットにうちの最下位のビットと同じ重みのもので
あってこれが余案ビットとして上位ビット補正回路１７
に供Ｖ給されて上位４ビットが補正され、下位５ビット
のう０ちの残りの４ビットとこの補正された上位４ビッ
トが合成器２１において合成される。そして、レベル比
較器Ｌ，７はサンプリング周期内の波形が９０％程度安
定する前寄りの時点ｔｏで動作するようになされるもの
で、従って減算信号Ｓｃがサンプリング周期内で第１１
図の曲線２２で示すように変化し、検出時点し‘こおい
てＥ，７なる値に達せず安定値がＥ・０＝（・十桑）Ｅ
Ｓなる値まで達することがないきは、フリップフロツプ
回路１６はセットされずに則ち減算信号Ｓｃが減算信号
Ｓ８とされたまましベル比較器Ｌ〜Ｌ，８の出力が変換
器２０にて下位６ビットのコードに変換され、その最上
位のビットにて上位ビット補正回路１７において上位４
ビットが補正される。

また減算信号Ｓｃがサンプリング周期内で第１ １図の
曲線２３で示すように変化し検出時点ｔｏ‘こおいてＥ
，，なる値を越えるときは、この時点ｔｏで７リップフ
ロップ回路１６がセットされて減算信号ＳＥは減算信号
ＳｃからＥ３なる値が引かれたものとなり、その後他の
レベル比較器も動作することによって変換器２０より下
位５ビットのコードが得られ、その最上位のビットとフ
リップフロップ回路１６よりの「１」なる状態の信号に
より上位ビット補正回路１７において上位４ビットが補
正される。上述のように、本発明によれば、変換の誤差
が生じることはなく、しかも第２のコード変換器はその
変換範囲を広げる必要がなく僅かなしベル比較器を付加
するでけでよいので全体の構成が著しく簡単になるとい
う特徴がある。

【図面の簡単な説明】

第１図はアナログーディジタル変換器の基本的構成を示
す接続図、第２図は改良された構成を示す系統図、第３
図〜第５図はその説明のための波形図、第６図は変換誤
差がなくなるように考慮された構成を示す系統図、第７
図はその説明のための波形図、第８図は本発明によるア
ナログーディジタル変換器の基本的構成を示す系統図、
第９図はその要部の接続図、一驚１０図はその説明のた
めの波形図、第１１図は過渡現象の説明のための波形図
、第１２図は本発明によるアナログーディジタル変換器
の他の例を示す系統図、第１３図はその要部の接続図で
ある。 １０はサンプリングホールド回路、１１は第１のコード
変換器、１２はディジタルーアナログ変換器、１４は遅
延回路、１６はフリップフロップ回路、１７は上位ビッ
ト補正回路、１９は第２のコード変換器、２１は合成器
である。 第１図 第２図 第３図 第４図 第５図 第６図 第９図 第１１図 第７図 第８図 第１２図 第１３図 第１０図

Claims (1)

【特許請求の範囲】
1. １ 入力アナログ信号を正規の基準電圧に対して正方向
   にずれた電圧と比較してｎビツトの並列２進コードに変
   換する第１のコード変換器と、上記ｎビツトの並列２進
   コードを対応するアナログ信号に変換するデイジタル−
   アナログ変換器と、上記入力アナログ信号から上記デイ
   ジタル−アナログ変換器よりのアナログ信号を減算する
   第１の減算器と、この第１の減算器よりのアナログ信号
   が上記正規の基準電圧の１ステツプ分に相当する電圧を
   越えたことを検出する検出回路と、この検出回路よりの
   出力に応じて、上記第１の減算器よりのアナログ信号よ
   り上記１ステツプ分に相当する電圧を減算する第２の減
   算器と、上記検出回路よりの出力に応じて、上記ｎビツ
   トの並列２進コードの最下位ビツトに「１」に加算する
   回路と、上記第２の減算器よりのアナログ信号をｍビツ
   トの並列２進コードに変換する第２のコード変換器とを
   設け、上記第１と第２のコード変換器よりのｎビツトと
   ｍビツトの並列２進コードとを合成して（ｎ＋ｍ）ビツ
   トの並列２進コードを得るようにしたアナログ−デイジ
   タル変換器。