JPS58182735A - チヤネル制御装置 - Google Patents
チヤネル制御装置Info
- Publication number
- JPS58182735A JPS58182735A JP57065937A JP6593782A JPS58182735A JP S58182735 A JPS58182735 A JP S58182735A JP 57065937 A JP57065937 A JP 57065937A JP 6593782 A JP6593782 A JP 6593782A JP S58182735 A JPS58182735 A JP S58182735A
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- Japan
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- bus
- control device
- channel control
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- central processing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はチャネル制御装置、特に中央処理装置、主記憶
装置およびチャネル制御装置を具備し、該主記憶装置に
対し該中央処理装置およびチャネル制御装置がデータの
書込みおよび読出しを行う情第１図はこの種情報処理シ
ステムにおける従来あるチャネル制御装置の一例を示す
図である。第１図において、ｎ個の主記憶装置ＭＭはル
ープ状のバスＢＵＳにより中央処理装置ＣＰＵに接続さ
れ、また該中央処理装置ＣＰＵを介してチャネル制御装
置ＣＩ（Ｃに接続されている。なおバスＢＵＳがループ
状となっているのは、該バスＢＵＳを介して転送される
アＩルスａあるいはデータｄの反射を防止する為である
。中央処理装置ＣＰＵは自装置並びにチャネル制御装置
ＣＨＣから生起する主記憶装置ＭＭに対するアクセス要
求を公知の手段により優先処理し、チャネル制御装置Ｃ
ＨＣからの要求が優先すれば優先順位ｐ１を発生してゲ
ー）ＧｌおよびＧ３を導通状態、ゲートＧ２を阻止状態
とし、チャネル制御装置ＣＨＣから１゛ライバＤを介し
て送出されるアドレスａおよび（書込みの場合には）デ
ータｄをゲー）Ｇｌ、ト′ライバＤおよびバスＢＵＳを
介して主記憶装置ＭＭに転送し、更にデータｄが読出さ
れる場合には、バスＢＵＳ、レシーバＲおよびゲートＧ
３を介してチャネル制御装置ＣＨＣに転送する。−力中
央処理装置ｃｐｕからの要求が優先すれば、中央処理装
置ＣＣば優先順位ｐ２を発生してゲートＧ２を導通状態
、ゲートＧｌおよびＧ３を阻止状態とし、自装置からの
アドレスａおよび（書込みの場合には）データｄをゲー
トＧ２、ドライバＤおよびバスＢＵＳを介して主記憶装
置１１１４Ｍに転送し、更にデータｄが読出される場合
にはバスＢＵＳおよびレシーバＲを介して自装置に受信
する。なおデータｄを受信したチャネル制御装置ＣＨＣ
または中央処理装置ＣＰＵば誤り検出回路ＣＨＫにより
娯りを検査する。
装置およびチャネル制御装置を具備し、該主記憶装置に
対し該中央処理装置およびチャネル制御装置がデータの
書込みおよび読出しを行う情第１図はこの種情報処理シ
ステムにおける従来あるチャネル制御装置の一例を示す
図である。第１図において、ｎ個の主記憶装置ＭＭはル
ープ状のバスＢＵＳにより中央処理装置ＣＰＵに接続さ
れ、また該中央処理装置ＣＰＵを介してチャネル制御装
置ＣＩ（Ｃに接続されている。なおバスＢＵＳがループ
状となっているのは、該バスＢＵＳを介して転送される
アＩルスａあるいはデータｄの反射を防止する為である
。中央処理装置ＣＰＵは自装置並びにチャネル制御装置
ＣＨＣから生起する主記憶装置ＭＭに対するアクセス要
求を公知の手段により優先処理し、チャネル制御装置Ｃ
ＨＣからの要求が優先すれば優先順位ｐ１を発生してゲ
ー）ＧｌおよびＧ３を導通状態、ゲートＧ２を阻止状態
とし、チャネル制御装置ＣＨＣから１゛ライバＤを介し
て送出されるアドレスａおよび（書込みの場合には）デ
ータｄをゲー）Ｇｌ、ト′ライバＤおよびバスＢＵＳを
介して主記憶装置ＭＭに転送し、更にデータｄが読出さ
れる場合には、バスＢＵＳ、レシーバＲおよびゲートＧ
３を介してチャネル制御装置ＣＨＣに転送する。−力中
央処理装置ｃｐｕからの要求が優先すれば、中央処理装
置ＣＣば優先順位ｐ２を発生してゲートＧ２を導通状態
、ゲートＧｌおよびＧ３を阻止状態とし、自装置からの
アドレスａおよび（書込みの場合には）データｄをゲー
トＧ２、ドライバＤおよびバスＢＵＳを介して主記憶装
置１１１４Ｍに転送し、更にデータｄが読出される場合
にはバスＢＵＳおよびレシーバＲを介して自装置に受信
する。なおデータｄを受信したチャネル制御装置ＣＨＣ
または中央処理装置ＣＰＵば誤り検出回路ＣＨＫにより
娯りを検査する。
以上の説明から明らかな如く、従来あるチャネルｆｉ制
御装置においては、主記憶装置ＭＭとの間に送受信され
るアドレスａおよびデータｄは総て中央処理装置ＣＰＵ
を経由して転送される為、転送遅延時間が増加し、転送
の時間制御が複雑となる欠点が有った。
御装置においては、主記憶装置ＭＭとの間に送受信され
るアドレスａおよびデータｄは総て中央処理装置ＣＰＵ
を経由して転送される為、転送遅延時間が増加し、転送
の時間制御が複雑となる欠点が有った。
（Ｃ１発明の目的
本発明の目的は、前述の如き従来あるチャネル制御装置
の欠点を除去し、中央処理装置を経由すること無く主記
憶装置との間にアドレスおよびデータを転送可能なチャ
ネル制御装置を実現することに在る。
の欠点を除去し、中央処理装置を経由すること無く主記
憶装置との間にアドレスおよびデータを転送可能なチャ
ネル制御装置を実現することに在る。
ｆｄｌ 発明の構成
この目的は、中央処理装置、主記憶装置およびチャネル
制御装置を具備し、該主記憶装置に対し該中央処理装置
およびチャネル制御装置がデータの書込みおよび読出し
を行う情報処理システムにおいて、前記中央処理装置、
主記憶装置およびチャネル制御装置を該チャネル制御装
置に始端および終端を有するバスにより接続し、該チャ
ネル制御装置は該バスの始端から前記主記憶装置に格納
する為に送出したデータを終端に設けた誤り検出回路に
より検査し、該誤り検出回路が誤りを検出した時に前記
送出したデータに対するアクセス禁止信号を前記主記憶
装置に伝達することにより達成される。
制御装置を具備し、該主記憶装置に対し該中央処理装置
およびチャネル制御装置がデータの書込みおよび読出し
を行う情報処理システムにおいて、前記中央処理装置、
主記憶装置およびチャネル制御装置を該チャネル制御装
置に始端および終端を有するバスにより接続し、該チャ
ネル制御装置は該バスの始端から前記主記憶装置に格納
する為に送出したデータを終端に設けた誤り検出回路に
より検査し、該誤り検出回路が誤りを検出した時に前記
送出したデータに対するアクセス禁止信号を前記主記憶
装置に伝達することにより達成される。
ｔｅｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるチャネル制御装置を示
す図であり、第３図は第２図における動作時間過程の一
例を示す図である。なお、全図を通して同一符号は同一
対象物を示す。第２図においては、中央処理装置ＣＰＵ
、チャネル制御装置ＣＨＣおよびｎ個の主記憶装置ＭＭ
は共通のバスＢＵＳに接続されている。該バスＢ［ＪＳ
の始端はチャネル制御装置ＣＨＣのドライバＤに、また
終端はチャネル制御装置ＣＨＣの終端回路ＴＭにそれぞ
れ接続されている。なおバスＢＵＳを共用する中央処理
装置ＣＰＵおよびチャネル制御装置ＣＨＣは公知の方法
により、優先権を与えられた装置が占有して所要の転送
を実施する。今チャネル制御装置ＣＨＣに主記憶装置Ｍ
Ｍに対するデータｄの書込要求が発生し、バスＢＵＳの
優先権が与えられると、アドレスａおよびデータｄをド
ライバＤを介してバスＢＵＳに送出する。該アドレスａ
およびデータｄは、所定の遅延時間の後主記憶装置ＭＭ
に伝達され、更に所定の遅延時間の後再びチャネル制御
装置ＣＨＣに伝達される（第３図）。
す図であり、第３図は第２図における動作時間過程の一
例を示す図である。なお、全図を通して同一符号は同一
対象物を示す。第２図においては、中央処理装置ＣＰＵ
、チャネル制御装置ＣＨＣおよびｎ個の主記憶装置ＭＭ
は共通のバスＢＵＳに接続されている。該バスＢ［ＪＳ
の始端はチャネル制御装置ＣＨＣのドライバＤに、また
終端はチャネル制御装置ＣＨＣの終端回路ＴＭにそれぞ
れ接続されている。なおバスＢＵＳを共用する中央処理
装置ＣＰＵおよびチャネル制御装置ＣＨＣは公知の方法
により、優先権を与えられた装置が占有して所要の転送
を実施する。今チャネル制御装置ＣＨＣに主記憶装置Ｍ
Ｍに対するデータｄの書込要求が発生し、バスＢＵＳの
優先権が与えられると、アドレスａおよびデータｄをド
ライバＤを介してバスＢＵＳに送出する。該アドレスａ
およびデータｄは、所定の遅延時間の後主記憶装置ＭＭ
に伝達され、更に所定の遅延時間の後再びチャネル制御
装置ＣＨＣに伝達される（第３図）。
チャネル制御装置ＣＨＣにおいては、ドライバＤからア
］゛レスａを送出してから予め定められた時間ｔ１の後
、ドライバＤを介して娯り検出回路ＣＨＫに伝達される
アドレスａを検査し、若し誤りが検出されれば誤り検出
信号ｎｋｌを生成して、ドライバＤおよび割込回路ＩＲ
に伝達する。該誤り検出信号ｎ ｋ ｌを受信したドラ
イバＤは各主記憶装置ＭＭにアクセス禁止信号ｎｋ２を
送信する。
］゛レスａを送出してから予め定められた時間ｔ１の後
、ドライバＤを介して娯り検出回路ＣＨＫに伝達される
アドレスａを検査し、若し誤りが検出されれば誤り検出
信号ｎｋｌを生成して、ドライバＤおよび割込回路ＩＲ
に伝達する。該誤り検出信号ｎ ｋ ｌを受信したドラ
イバＤは各主記憶装置ＭＭにアクセス禁止信号ｎｋ２を
送信する。
該アクセス禁止信号ｎｋ２を受信した主記憶装置ＭＭは
、レシーバＲを介してゲートＧ４を阻止状態とし、レシ
ーバＲを介して伝達されるアドレスａの受信を禁止する
。若しチャネル制御装置ＣＨＣがアドレスａを送出して
から予め定められた時間ｔｌ＋ｔ２以内にアクセス禁止
信号ｎｋ２が送出されぬ場合には、主記憶装置ＭＭは時
間１３以内にアドレスａを受信する。チャネル制御装置
ＣＨＣは更に、ドライバＤからデータｄを送出してから
予め定められた時間ｔ４の後、トライバＤを介して誤り
検出回路ＣＨＫに伝達されるデータｄを検査し、若し娯
りが検出されれば誤り検出信号ｎｋｌを生成して、トラ
イバＤおよび割込回路ＩＲに伝達する。該誤り検出信号
ｎｋｌを受信したドライバＤは各主記憶装置ＭＭにアク
セス禁止信号ｎｋ２を送信する。該アクセス禁止信号ｎ
ｋ２を受信した主記憶装置ＭＭは、レシーバＲを介して
ゲー１−Ｇ４を阻止状態とし、レシーバＲを介して伝達
されるデータｄの受信を禁止する。若しチャネル制御装
置ＣＨＣがアドレスａを送出してから予め定められた時
間ｔ ４＋ｔ ５以内にアクセス禁止信号ｎｋ２が送出
されぬ場合には、主記憶装置ＭＭは時間ｔ６以内にデー
タｄを受信し、先に受信しているアドレスａに格納する
。なお割込回路ＩＲば誤り検出信号ｎｋｌを受信した場
合には、中央処理装置ＣＰＵに割込信号ｉｒを伝達し、
アク ドレスａあるいはデータｄの転送が不成功に終ったこと
を通知する。なおチャネル制御装置ＣＨＣが主記憶装置
ＭＭからデータｄを読出ず場合には、チャネル制御装置
ＣＨＣからはアドレスａのみが転送され、データｄは主
記憶装置ＭＭからチャネル制御装置ＣＨＣに転送される
ので、チャネル制御装置ＣＩＩ Ｃはデータｄに対する
アクセス禁止信号ｎｋ２は送出しない。また中央処理装
置ＣＰＵがバスＢ Ｕ Ｓを占有し、主記憶装置ＭＭと
の間にアドレスａおよびデータｄを転送する場合の処理
手順も、チャネル制御装置ＣＨＣと同様であるので、詳
細は省略する。
、レシーバＲを介してゲートＧ４を阻止状態とし、レシ
ーバＲを介して伝達されるアドレスａの受信を禁止する
。若しチャネル制御装置ＣＨＣがアドレスａを送出して
から予め定められた時間ｔｌ＋ｔ２以内にアクセス禁止
信号ｎｋ２が送出されぬ場合には、主記憶装置ＭＭは時
間１３以内にアドレスａを受信する。チャネル制御装置
ＣＨＣは更に、ドライバＤからデータｄを送出してから
予め定められた時間ｔ４の後、トライバＤを介して誤り
検出回路ＣＨＫに伝達されるデータｄを検査し、若し娯
りが検出されれば誤り検出信号ｎｋｌを生成して、トラ
イバＤおよび割込回路ＩＲに伝達する。該誤り検出信号
ｎｋｌを受信したドライバＤは各主記憶装置ＭＭにアク
セス禁止信号ｎｋ２を送信する。該アクセス禁止信号ｎ
ｋ２を受信した主記憶装置ＭＭは、レシーバＲを介して
ゲー１−Ｇ４を阻止状態とし、レシーバＲを介して伝達
されるデータｄの受信を禁止する。若しチャネル制御装
置ＣＨＣがアドレスａを送出してから予め定められた時
間ｔ ４＋ｔ ５以内にアクセス禁止信号ｎｋ２が送出
されぬ場合には、主記憶装置ＭＭは時間ｔ６以内にデー
タｄを受信し、先に受信しているアドレスａに格納する
。なお割込回路ＩＲば誤り検出信号ｎｋｌを受信した場
合には、中央処理装置ＣＰＵに割込信号ｉｒを伝達し、
アク ドレスａあるいはデータｄの転送が不成功に終ったこと
を通知する。なおチャネル制御装置ＣＨＣが主記憶装置
ＭＭからデータｄを読出ず場合には、チャネル制御装置
ＣＨＣからはアドレスａのみが転送され、データｄは主
記憶装置ＭＭからチャネル制御装置ＣＨＣに転送される
ので、チャネル制御装置ＣＩＩ Ｃはデータｄに対する
アクセス禁止信号ｎｋ２は送出しない。また中央処理装
置ＣＰＵがバスＢ Ｕ Ｓを占有し、主記憶装置ＭＭと
の間にアドレスａおよびデータｄを転送する場合の処理
手順も、チャネル制御装置ＣＨＣと同様であるので、詳
細は省略する。
以上の説明から明らかな如く、本実施例によれば、チャ
ネル制御装置ＣＨＣは中央処理装置ｃｐＵを経由するこ
と無く主記憶装置ＭＭとの間にア「レスａおよびデータ
ｄを転送することが可能となり、遅延時間も増加せず、
転送制御も単純となる。
ネル制御装置ＣＨＣは中央処理装置ｃｐＵを経由するこ
と無く主記憶装置ＭＭとの間にア「レスａおよびデータ
ｄを転送することが可能となり、遅延時間も増加せず、
転送制御も単純となる。
なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば中央処理装置ＣＰＵ、主記憶装置ＭＭお
よびチャネル制御装置ＣＨＣの構成は、図示されるもの
に限定されることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。
過ぎず、例えば中央処理装置ＣＰＵ、主記憶装置ＭＭお
よびチャネル制御装置ＣＨＣの構成は、図示されるもの
に限定されることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。
ｆｆｌ 発明の効果
以上、本発明によれば、前記情報処理システムにおいて
、中央処理装置を経由すること無く主記憶装置との間に
アドレスおよびデータを転送可能なチャネル制御装置を
実現することが可能となる。
、中央処理装置を経由すること無く主記憶装置との間に
アドレスおよびデータを転送可能なチャネル制御装置を
実現することが可能となる。
第１図は従来あるチャネル制御装置の一例を示す図、第
２図は本発明の一実施例によるチャネル制御装置を示す
図、第３図は第２図における動作時間過程の一例を示す
図である。
２図は本発明の一実施例によるチャネル制御装置を示す
図、第３図は第２図における動作時間過程の一例を示す
図である。
図において、ＣＰＵば中央処理装置、ＭＭは主記憶装置
、ＣＨＣはチャネル制御装置、ＢＵＳはバス、ＴＭは終
端回路、ＣＨＫは誤り検出回路、ＩＲは割込回路、Ｇｌ
乃至Ｇ４はゲート、Ｄはドライバ、Ｒはレシーバ、ａは
ア］：レス、ｄはデータ、ｎｋｌは誤り検出信号、ｎｋ
２はアクセス禁止信号、ｉｒは割込信号、ｐｌおよびｐ
２は優先順位、ｔｌ乃至ｔ６ば時間、を示す。
、ＣＨＣはチャネル制御装置、ＢＵＳはバス、ＴＭは終
端回路、ＣＨＫは誤り検出回路、ＩＲは割込回路、Ｇｌ
乃至Ｇ４はゲート、Ｄはドライバ、Ｒはレシーバ、ａは
ア］：レス、ｄはデータ、ｎｋｌは誤り検出信号、ｎｋ
２はアクセス禁止信号、ｉｒは割込信号、ｐｌおよびｐ
２は優先順位、ｔｌ乃至ｔ６ば時間、を示す。
Claims (1)
- 中央処理装置、主記憶装置およびチャネル制御装置を具
備し、該主記憶装置に対し該中央処理装置およびチャネ
ル制御装置がデータの書込みおよび読出しを行う情報処
理システムにおいて、前記中央処理装置、主記憶装置お
よびチャネル制御装置を該チャネル制御装置に始端およ
び終端を有するバスにより接続し、該チャネル制御装置
は該バスの始端から前記主記憶装置に格納する為に送出
したデータを終端に設けた誤り検出回路により検査し、
該誤り検出回路が誤りを検出した時に前記送出したデー
タに対するアクセス禁止信号を前記主記憶装置に伝達す
ることを特徴とするチャネル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065937A JPS58182735A (ja) | 1982-04-20 | 1982-04-20 | チヤネル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065937A JPS58182735A (ja) | 1982-04-20 | 1982-04-20 | チヤネル制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182735A true JPS58182735A (ja) | 1983-10-25 |
| JPS6224826B2 JPS6224826B2 (ja) | 1987-05-30 |
Family
ID=13301369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065937A Granted JPS58182735A (ja) | 1982-04-20 | 1982-04-20 | チヤネル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182735A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489446A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Request cancel processing system in advance control processing |
-
1982
- 1982-04-20 JP JP57065937A patent/JPS58182735A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5489446A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Request cancel processing system in advance control processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6224826B2 (ja) | 1987-05-30 |
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