JPS58182735A - チヤネル制御装置 - Google Patents
チヤネル制御装置Info
- Publication number
- JPS58182735A JPS58182735A JP57065937A JP6593782A JPS58182735A JP S58182735 A JPS58182735 A JP S58182735A JP 57065937 A JP57065937 A JP 57065937A JP 6593782 A JP6593782 A JP 6593782A JP S58182735 A JPS58182735 A JP S58182735A
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- JP
- Japan
- Prior art keywords
- bus
- control device
- channel control
- data
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(al 発明の技術分野
本発明はチャネル制御装置、特に中央処理装置、主記憶
装置およびチャネル制御装置を具備し、該主記憶装置に
対し該中央処理装置およびチャネル制御装置がデータの
書込みおよび読出しを行う情第1図はこの種情報処理シ
ステムにおける従来あるチャネル制御装置の一例を示す
図である。第1図において、n個の主記憶装置MMはル
ープ状のバスBUSにより中央処理装置CPUに接続さ
れ、また該中央処理装置CPUを介してチャネル制御装
置CI(Cに接続されている。なおバスBUSがループ
状となっているのは、該バスBUSを介して転送される
アIルスaあるいはデータdの反射を防止する為である
。中央処理装置CPUは自装置並びにチャネル制御装置
CHCから生起する主記憶装置MMに対するアクセス要
求を公知の手段により優先処理し、チャネル制御装置C
HCからの要求が優先すれば優先順位p1を発生してゲ
ー)GlおよびG3を導通状態、ゲートG2を阻止状態
とし、チャネル制御装置CHCから1゛ライバDを介し
て送出されるアドレスaおよび(書込みの場合には)デ
ータdをゲー)Gl、ト′ライバDおよびバスBUSを
介して主記憶装置MMに転送し、更にデータdが読出さ
れる場合には、バスBUS、レシーバRおよびゲートG
3を介してチャネル制御装置CHCに転送する。−力中
央処理装置cpuからの要求が優先すれば、中央処理装
置CCば優先順位p2を発生してゲートG2を導通状態
、ゲートGlおよびG3を阻止状態とし、自装置からの
アドレスaおよび(書込みの場合には)データdをゲー
トG2、ドライバDおよびバスBUSを介して主記憶装
置1114Mに転送し、更にデータdが読出される場合
にはバスBUSおよびレシーバRを介して自装置に受信
する。なおデータdを受信したチャネル制御装置CHC
または中央処理装置CPUば誤り検出回路CHKにより
娯りを検査する。
装置およびチャネル制御装置を具備し、該主記憶装置に
対し該中央処理装置およびチャネル制御装置がデータの
書込みおよび読出しを行う情第1図はこの種情報処理シ
ステムにおける従来あるチャネル制御装置の一例を示す
図である。第1図において、n個の主記憶装置MMはル
ープ状のバスBUSにより中央処理装置CPUに接続さ
れ、また該中央処理装置CPUを介してチャネル制御装
置CI(Cに接続されている。なおバスBUSがループ
状となっているのは、該バスBUSを介して転送される
アIルスaあるいはデータdの反射を防止する為である
。中央処理装置CPUは自装置並びにチャネル制御装置
CHCから生起する主記憶装置MMに対するアクセス要
求を公知の手段により優先処理し、チャネル制御装置C
HCからの要求が優先すれば優先順位p1を発生してゲ
ー)GlおよびG3を導通状態、ゲートG2を阻止状態
とし、チャネル制御装置CHCから1゛ライバDを介し
て送出されるアドレスaおよび(書込みの場合には)デ
ータdをゲー)Gl、ト′ライバDおよびバスBUSを
介して主記憶装置MMに転送し、更にデータdが読出さ
れる場合には、バスBUS、レシーバRおよびゲートG
3を介してチャネル制御装置CHCに転送する。−力中
央処理装置cpuからの要求が優先すれば、中央処理装
置CCば優先順位p2を発生してゲートG2を導通状態
、ゲートGlおよびG3を阻止状態とし、自装置からの
アドレスaおよび(書込みの場合には)データdをゲー
トG2、ドライバDおよびバスBUSを介して主記憶装
置1114Mに転送し、更にデータdが読出される場合
にはバスBUSおよびレシーバRを介して自装置に受信
する。なおデータdを受信したチャネル制御装置CHC
または中央処理装置CPUば誤り検出回路CHKにより
娯りを検査する。
以上の説明から明らかな如く、従来あるチャネルfi制
御装置においては、主記憶装置MMとの間に送受信され
るアドレスaおよびデータdは総て中央処理装置CPU
を経由して転送される為、転送遅延時間が増加し、転送
の時間制御が複雑となる欠点が有った。
御装置においては、主記憶装置MMとの間に送受信され
るアドレスaおよびデータdは総て中央処理装置CPU
を経由して転送される為、転送遅延時間が増加し、転送
の時間制御が複雑となる欠点が有った。
(C1発明の目的
本発明の目的は、前述の如き従来あるチャネル制御装置
の欠点を除去し、中央処理装置を経由すること無く主記
憶装置との間にアドレスおよびデータを転送可能なチャ
ネル制御装置を実現することに在る。
の欠点を除去し、中央処理装置を経由すること無く主記
憶装置との間にアドレスおよびデータを転送可能なチャ
ネル制御装置を実現することに在る。
fdl 発明の構成
この目的は、中央処理装置、主記憶装置およびチャネル
制御装置を具備し、該主記憶装置に対し該中央処理装置
およびチャネル制御装置がデータの書込みおよび読出し
を行う情報処理システムにおいて、前記中央処理装置、
主記憶装置およびチャネル制御装置を該チャネル制御装
置に始端および終端を有するバスにより接続し、該チャ
ネル制御装置は該バスの始端から前記主記憶装置に格納
する為に送出したデータを終端に設けた誤り検出回路に
より検査し、該誤り検出回路が誤りを検出した時に前記
送出したデータに対するアクセス禁止信号を前記主記憶
装置に伝達することにより達成される。
制御装置を具備し、該主記憶装置に対し該中央処理装置
およびチャネル制御装置がデータの書込みおよび読出し
を行う情報処理システムにおいて、前記中央処理装置、
主記憶装置およびチャネル制御装置を該チャネル制御装
置に始端および終端を有するバスにより接続し、該チャ
ネル制御装置は該バスの始端から前記主記憶装置に格納
する為に送出したデータを終端に設けた誤り検出回路に
より検査し、該誤り検出回路が誤りを検出した時に前記
送出したデータに対するアクセス禁止信号を前記主記憶
装置に伝達することにより達成される。
tel 発明の実施例
以下、本発明の一実施例を図面により説明する。
第2図は本発明の一実施例によるチャネル制御装置を示
す図であり、第3図は第2図における動作時間過程の一
例を示す図である。なお、全図を通して同一符号は同一
対象物を示す。第2図においては、中央処理装置CPU
、チャネル制御装置CHCおよびn個の主記憶装置MM
は共通のバスBUSに接続されている。該バスB[JS
の始端はチャネル制御装置CHCのドライバDに、また
終端はチャネル制御装置CHCの終端回路TMにそれぞ
れ接続されている。なおバスBUSを共用する中央処理
装置CPUおよびチャネル制御装置CHCは公知の方法
により、優先権を与えられた装置が占有して所要の転送
を実施する。今チャネル制御装置CHCに主記憶装置M
Mに対するデータdの書込要求が発生し、バスBUSの
優先権が与えられると、アドレスaおよびデータdをド
ライバDを介してバスBUSに送出する。該アドレスa
およびデータdは、所定の遅延時間の後主記憶装置MM
に伝達され、更に所定の遅延時間の後再びチャネル制御
装置CHCに伝達される(第3図)。
す図であり、第3図は第2図における動作時間過程の一
例を示す図である。なお、全図を通して同一符号は同一
対象物を示す。第2図においては、中央処理装置CPU
、チャネル制御装置CHCおよびn個の主記憶装置MM
は共通のバスBUSに接続されている。該バスB[JS
の始端はチャネル制御装置CHCのドライバDに、また
終端はチャネル制御装置CHCの終端回路TMにそれぞ
れ接続されている。なおバスBUSを共用する中央処理
装置CPUおよびチャネル制御装置CHCは公知の方法
により、優先権を与えられた装置が占有して所要の転送
を実施する。今チャネル制御装置CHCに主記憶装置M
Mに対するデータdの書込要求が発生し、バスBUSの
優先権が与えられると、アドレスaおよびデータdをド
ライバDを介してバスBUSに送出する。該アドレスa
およびデータdは、所定の遅延時間の後主記憶装置MM
に伝達され、更に所定の遅延時間の後再びチャネル制御
装置CHCに伝達される(第3図)。
チャネル制御装置CHCにおいては、ドライバDからア
]゛レスaを送出してから予め定められた時間t1の後
、ドライバDを介して娯り検出回路CHKに伝達される
アドレスaを検査し、若し誤りが検出されれば誤り検出
信号nklを生成して、ドライバDおよび割込回路IR
に伝達する。該誤り検出信号n k lを受信したドラ
イバDは各主記憶装置MMにアクセス禁止信号nk2を
送信する。
]゛レスaを送出してから予め定められた時間t1の後
、ドライバDを介して娯り検出回路CHKに伝達される
アドレスaを検査し、若し誤りが検出されれば誤り検出
信号nklを生成して、ドライバDおよび割込回路IR
に伝達する。該誤り検出信号n k lを受信したドラ
イバDは各主記憶装置MMにアクセス禁止信号nk2を
送信する。
該アクセス禁止信号nk2を受信した主記憶装置MMは
、レシーバRを介してゲートG4を阻止状態とし、レシ
ーバRを介して伝達されるアドレスaの受信を禁止する
。若しチャネル制御装置CHCがアドレスaを送出して
から予め定められた時間tl+t2以内にアクセス禁止
信号nk2が送出されぬ場合には、主記憶装置MMは時
間13以内にアドレスaを受信する。チャネル制御装置
CHCは更に、ドライバDからデータdを送出してから
予め定められた時間t4の後、トライバDを介して誤り
検出回路CHKに伝達されるデータdを検査し、若し娯
りが検出されれば誤り検出信号nklを生成して、トラ
イバDおよび割込回路IRに伝達する。該誤り検出信号
nklを受信したドライバDは各主記憶装置MMにアク
セス禁止信号nk2を送信する。該アクセス禁止信号n
k2を受信した主記憶装置MMは、レシーバRを介して
ゲー1−G4を阻止状態とし、レシーバRを介して伝達
されるデータdの受信を禁止する。若しチャネル制御装
置CHCがアドレスaを送出してから予め定められた時
間t 4+t 5以内にアクセス禁止信号nk2が送出
されぬ場合には、主記憶装置MMは時間t6以内にデー
タdを受信し、先に受信しているアドレスaに格納する
。なお割込回路IRば誤り検出信号nklを受信した場
合には、中央処理装置CPUに割込信号irを伝達し、
アク ドレスaあるいはデータdの転送が不成功に終ったこと
を通知する。なおチャネル制御装置CHCが主記憶装置
MMからデータdを読出ず場合には、チャネル制御装置
CHCからはアドレスaのみが転送され、データdは主
記憶装置MMからチャネル制御装置CHCに転送される
ので、チャネル制御装置CII Cはデータdに対する
アクセス禁止信号nk2は送出しない。また中央処理装
置CPUがバスB U Sを占有し、主記憶装置MMと
の間にアドレスaおよびデータdを転送する場合の処理
手順も、チャネル制御装置CHCと同様であるので、詳
細は省略する。
、レシーバRを介してゲートG4を阻止状態とし、レシ
ーバRを介して伝達されるアドレスaの受信を禁止する
。若しチャネル制御装置CHCがアドレスaを送出して
から予め定められた時間tl+t2以内にアクセス禁止
信号nk2が送出されぬ場合には、主記憶装置MMは時
間13以内にアドレスaを受信する。チャネル制御装置
CHCは更に、ドライバDからデータdを送出してから
予め定められた時間t4の後、トライバDを介して誤り
検出回路CHKに伝達されるデータdを検査し、若し娯
りが検出されれば誤り検出信号nklを生成して、トラ
イバDおよび割込回路IRに伝達する。該誤り検出信号
nklを受信したドライバDは各主記憶装置MMにアク
セス禁止信号nk2を送信する。該アクセス禁止信号n
k2を受信した主記憶装置MMは、レシーバRを介して
ゲー1−G4を阻止状態とし、レシーバRを介して伝達
されるデータdの受信を禁止する。若しチャネル制御装
置CHCがアドレスaを送出してから予め定められた時
間t 4+t 5以内にアクセス禁止信号nk2が送出
されぬ場合には、主記憶装置MMは時間t6以内にデー
タdを受信し、先に受信しているアドレスaに格納する
。なお割込回路IRば誤り検出信号nklを受信した場
合には、中央処理装置CPUに割込信号irを伝達し、
アク ドレスaあるいはデータdの転送が不成功に終ったこと
を通知する。なおチャネル制御装置CHCが主記憶装置
MMからデータdを読出ず場合には、チャネル制御装置
CHCからはアドレスaのみが転送され、データdは主
記憶装置MMからチャネル制御装置CHCに転送される
ので、チャネル制御装置CII Cはデータdに対する
アクセス禁止信号nk2は送出しない。また中央処理装
置CPUがバスB U Sを占有し、主記憶装置MMと
の間にアドレスaおよびデータdを転送する場合の処理
手順も、チャネル制御装置CHCと同様であるので、詳
細は省略する。
以上の説明から明らかな如く、本実施例によれば、チャ
ネル制御装置CHCは中央処理装置cpUを経由するこ
と無く主記憶装置MMとの間にア「レスaおよびデータ
dを転送することが可能となり、遅延時間も増加せず、
転送制御も単純となる。
ネル制御装置CHCは中央処理装置cpUを経由するこ
と無く主記憶装置MMとの間にア「レスaおよびデータ
dを転送することが可能となり、遅延時間も増加せず、
転送制御も単純となる。
なお、第2図および第3図はあく迄本発明の一実施例に
過ぎず、例えば中央処理装置CPU、主記憶装置MMお
よびチャネル制御装置CHCの構成は、図示されるもの
に限定されることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。
過ぎず、例えば中央処理装置CPU、主記憶装置MMお
よびチャネル制御装置CHCの構成は、図示されるもの
に限定されることは無く、他に幾多の変形が考慮される
が、何れの場合にも本発明の効果は変らない。
ffl 発明の効果
以上、本発明によれば、前記情報処理システムにおいて
、中央処理装置を経由すること無く主記憶装置との間に
アドレスおよびデータを転送可能なチャネル制御装置を
実現することが可能となる。
、中央処理装置を経由すること無く主記憶装置との間に
アドレスおよびデータを転送可能なチャネル制御装置を
実現することが可能となる。
第1図は従来あるチャネル制御装置の一例を示す図、第
2図は本発明の一実施例によるチャネル制御装置を示す
図、第3図は第2図における動作時間過程の一例を示す
図である。
2図は本発明の一実施例によるチャネル制御装置を示す
図、第3図は第2図における動作時間過程の一例を示す
図である。
図において、CPUば中央処理装置、MMは主記憶装置
、CHCはチャネル制御装置、BUSはバス、TMは終
端回路、CHKは誤り検出回路、IRは割込回路、Gl
乃至G4はゲート、Dはドライバ、Rはレシーバ、aは
ア]:レス、dはデータ、nklは誤り検出信号、nk
2はアクセス禁止信号、irは割込信号、plおよびp
2は優先順位、tl乃至t6ば時間、を示す。
、CHCはチャネル制御装置、BUSはバス、TMは終
端回路、CHKは誤り検出回路、IRは割込回路、Gl
乃至G4はゲート、Dはドライバ、Rはレシーバ、aは
ア]:レス、dはデータ、nklは誤り検出信号、nk
2はアクセス禁止信号、irは割込信号、plおよびp
2は優先順位、tl乃至t6ば時間、を示す。
Claims (1)
- 中央処理装置、主記憶装置およびチャネル制御装置を具
備し、該主記憶装置に対し該中央処理装置およびチャネ
ル制御装置がデータの書込みおよび読出しを行う情報処
理システムにおいて、前記中央処理装置、主記憶装置お
よびチャネル制御装置を該チャネル制御装置に始端およ
び終端を有するバスにより接続し、該チャネル制御装置
は該バスの始端から前記主記憶装置に格納する為に送出
したデータを終端に設けた誤り検出回路により検査し、
該誤り検出回路が誤りを検出した時に前記送出したデー
タに対するアクセス禁止信号を前記主記憶装置に伝達す
ることを特徴とするチャネル制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57065937A JPS58182735A (ja) | 1982-04-20 | 1982-04-20 | チヤネル制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57065937A JPS58182735A (ja) | 1982-04-20 | 1982-04-20 | チヤネル制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58182735A true JPS58182735A (ja) | 1983-10-25 |
JPS6224826B2 JPS6224826B2 (ja) | 1987-05-30 |
Family
ID=13301369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57065937A Granted JPS58182735A (ja) | 1982-04-20 | 1982-04-20 | チヤネル制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58182735A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5489446A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Request cancel processing system in advance control processing |
-
1982
- 1982-04-20 JP JP57065937A patent/JPS58182735A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5489446A (en) * | 1977-12-27 | 1979-07-16 | Fujitsu Ltd | Request cancel processing system in advance control processing |
Also Published As
Publication number | Publication date |
---|---|
JPS6224826B2 (ja) | 1987-05-30 |
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