JPS58182732A

JPS58182732A - オ−トクリア方式

Info

Publication number: JPS58182732A
Application number: JP57066068A
Authority: JP
Inventors: Hidetaka Fujisawa; 秀隆藤沢
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1982-04-20
Filing date: 1982-04-20
Publication date: 1983-10-25
Also published as: JPS6322327B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、例えば、太陽電池を１源とし、ＲＯＭ（リ
ード・オンリ・メモリ）を内蔵した電子機器のＲＯＭア
ドレス部をリセットするオートクリアカ式に関する。

一般に、太ＩＩ）電池を電源とする電子機器、例えに、
小型電子式針′Ｊ４−機は、第１図に示すように栴成さ
れている。すなわち、０ＰＵＩは太陽を池２の出力電圧
ＧＮＤ（ＯＶ）、ＶＤＤ　（例えば、−３Ｖ）で動作し
、キーボード３からのキー人力データに基づいて所定の
演算を実行し、表示テークを衣示装置４に送るようにな
っている。然るに、この釉のものは、太陽電池２に光が
照射されてからその出力電圧がＶＤＤｍｉｎ（Ｍ低動作
電圧）まで上昇するまえに、発振器の動作が開始される
ため、太陽電池２に光が当ってから一定時間は、０ＰＬ
ＩＩ内のＲＯＭアドレス部をリセットしてＲＯＭの動作
を止めておく必要がある。このため、従来、この楕の電
子機器には、第２図に示すようなオートクリア回路が採
用されている。このオートクリア回路は、電池電源の出
力電圧が上昇してから所定時間は、ＲＯＭアドレス部に
対しＡＥＬ（オートクリア）信号を出力する構成となっ
ている。

すなわち、第２図に示すオートクリア回路は、Ｐｆヤン
ネルＭＯ８）ランジスタ（以下Ｐ−ＭＯ８と称す）５を
有し、その一端は抵抗Ｒを介して低電位ＶＤＤ側に接続
され、また、他端は高電位側、すなわち、グランド（Ｇ
ＮＤ）レベル側に接続され、Ｐ−ＭＯ８５と抵抗Ｒとの
接続点からＡＯＬ＠号が出力されるようになっている。

この場合、Ｐ−ＭＯ８５のＯＮ、ＯＦＦを制御する回路
ンネルＭＯ８）ランジスタ（以下Ｎ−ＭＯ８と称す）６
を介してコンデンサＯＡに充電され、また、コンデンサ
ＯＡの電位は、クロック信号グ２で開閉制御されるＮ−
ＭＯ８７を介してコンデンサＯＢに充電され、そして、
コンデンサｏＢの電位がＰ−ＭＯ８５のゲートに印加さ
れることで、Ｐ−Ｍ２Ｂ５が開閉制御されるようになっ
ている。この場合、コンデンサＯＡは小容量、コンデン
サｏＢは大容量のコンデンサである。而して、発振器が
動作せず、したがってクロック信号ｎ−＄、、５２４の
出力が得られない場合には、Ｐ−ＭＯ８５ｆ−ｉ０１＋
・　　　　　ＩＦしているので、ＡＬＯ信号は２値レベ
ルのＬレベル（”ｉ”）となっている。而して、電池電
源の出力電圧が上昇して発振器が動作すると、クロック
信号ｎ−へでコンデンサＯＡに電圧ｖＤＤが光電され、
クロック信号φ２でコンデンサ０ムの電位がコンデンサ
ＯＢに充電される。このとき、各コンデンサＯＡ％ＯＢ
の容量は、ＯＡ＜ＯＢであるから、コンデンサＯＢの電
位がＰ−ＭＯ８５の閾値電圧ＶＴＨを越えてＬ　（”　
１　”　）レベルとなると、Ｐ−ＭＯ８５がＯＮしてＡ
ＣＬ信号がＨレベル（”Ｏ”）となる。したがって、太
陽電池２がＯＮしてからコンデンサＯＢの電位Ｖ３３か
Ｌレベルになるまでの時間、”１ルベルのＡａＬ信号が
出力され、ＲＯＭアドレス部をリセットする。

ところで、太陽電池２は、例えば、小型電子式Ｗｔ算機
にその前面を榎う蓋体が設けられているものにおいては
、その蓋体を開く速度と周囲の明るさによって計算機の
前面に設けられた太陽電池に当たる光量が異なるため、
上記蓋体をゆっくりと開けたような場合などでは、第３
図に示すように、太陽電池の出力電圧がだらだらと緩慢
に上昇するようになる。このような場合、ＡＯＬ倍号は
第３５− 図に示すようになるため、ＡＯＬ処理が終了しても、′
１圧がＶＤＤｍｉｎまで達しないことが起り、誤動作領
域が生じてしまうという欠点があった。

この発明は、上述した事情を背景になされたもので、そ
の目的とするところは、ＲＯＭのチャーシネ良を検出し
てオートクリア処理を行い、且つチャージが正常に行な
われてからもオートクリア処理を所定時間行うことによ
り、電源電圧がだらだらと緩慢に上昇しても誤動作が起
らないようにしたオートクリア方式を提供することにあ
る。

以下、この発明を第４図乃至第７図に示す一実施例に基
づいて具体的に説明する。第４図は、太陽電池を電源と
する小型電子式計算機のＲＯＭとＲＯＭアドレス部の詳
細を示したもので、第４１に示すＡＯＬ回路中、第２１
ｉ￥ｆｆと同一構成のものは、同一符号を付して示し、
その説明を省略する。図中１１は、ダイナミック型のＲ
ＯＭマトリックス部で、ＲＯＭアドアドレスラインライ
ン（アドレスライン）＆１・・・・・・ａおと交差する
行ライン（データライン）ｄｌ・・・・・・ｄｎのレベ
ルがＲＯＭレジスタ６− １３の対応すＥ１３〜Ｆ１１に夫々接続され、アドレス
ラインａ１・・・・・・ａｎとデータラインｄ１・・・
・・・ｄｎの各交差部分のうち所定の交差部分に設けら
れたＮ−ＭＯＢ（図中丸印内に斜線を付して示す）がア
ドレスラインａ１・・・・・・ａｎからのアドレスデー
タにしたがってＯＮ、ＯＬＩ′Ｆ制御されることにより
、各チータラインｄ１・・・・・・ｄｎのレベルが対応
するＲＯＭレジスタ１３のＦ３〜′Ｂ′。に読込まれる
。また、ＲＯＭレジスタ１３のＦｌ、焉は、対応する検
出ラインＲＬＩ、ＲＬ２に接続されている。検出ライン
１（Ｌｌ、ＲＬ２は、ＲＯＭのチャーシネ良を検出する
ためのラインで、検出ラインＲＬＩは、各アドレスライ
ンｌＬ１・・・・・・ｆＬｎと交差し、その交差部分の
全てにＮ−ＭＯＢが配設され、検出ラインＢＬｌのレベ
ルが対応するＲＯＭレジスタ１３の易に読込まれる。ま
た、検出ラインＲＬ２は、各アドレスラインａ１・・・
・・・＆ユと交差せず、各アドレスラインａＸ・・・・
・・ａカに対応する数のＮ−ＭＯＢが検出ラインＲＬＺ
上に夫々配設されており、検出ラインＲＬ２のレベルが
対応するＲＯＭレジスタ１３の町に読込まれる。而して
、検出ラインＲＬｇ上のＮ−ＭＯＢは、その全てがＧＮ
ＤレベルＩＩＩ　Ｋ接続され、常時、ＯＮされるように
なっている。

また、データラインｄ１・・・・・・ｄｎおよび検出ラ
インＲＬＩ、ＲＬ２は、各ラインに対応して配設された
Ｐ−ＭＯＢ（図中、白ぬきの丸印で示す）を介して夫々
ＧＮＤレベル側に接続され、そして、各Ｐ−ＭＯ８は、
それを開成させるクロック信号Ｃｍ（第５図参照）の入
力にしたがって各ラインへ・・・・・・ａｎ、ＲＬ１％
　ＲＬ２をＧ）ＩＤレベルにプリチャージするものであ
る。すなわち、信号ｙ３ｗｉ、ＲＯＭマトリックス部１
１のデータラインをプリチャージするための信号であり
、信号１ｕがＬレベルで各データラインはプリチャージ
、Ｈレベルでディスチャージとなる。この場合、チャー
ジが正常であれば、ディスチャージにおいて、鴇にＨレ
ベル（Ｏｐ′）が読込まれ、島にＬレベル（１″″）が
胱込壕れるようになっている。

また、ＲＯＭマトリックス部１１の各行ラインケータラ
インｄ、・・・・・・ｄｎおよび検出ラインＲＬＩ、Ｒ
Ｌ２）の他端は、各行ライン上に夫々配設されたＮ−Ｍ
ＯＢを介して低電位ＶＤＤ側に夫々接続され、そして、
各行ラインの１１−　Ｍ　ＯＳは、入力される信号５ｚ
ｌ　ＭのＨレベルでＯＮ　Ｌ、各行ラインに電圧ＶＤＤ
を供給するものである。

ＲＯＭレジスタ１３は、クロック信号ｎＲｏｖＴ（第５
図参照）に同期して読込み動作を実行するもので、Ｆ３
〜Ｆｎに読込まれた内容は、図示しないＲＡＭ（ランダ
ム・アクセス・メモリ）や演算・判断部等に対し、各機
のマイクロ命令を出力し、各回路の動作を制御する。ま
た、Ｆｌ、Ｆ２に読込まれた内容は、Ａ　ＯＬ回路１４
に供給される。

ＡＯＬＮ路１４け、後述するが、Ｆｌ、Ｆ２出力に応じ
てチャーシネ良を検出してＡＯＬ信号を出力し、ＲＯＭ
アドレス部１２に供給するものである。

ＲＯＭアドレス部１２は、ｎビットのアドレスレジスタ
１５を有し、Ｂ′に、〜ＩＩ’　Ａ　ｎのうち、アドレ
スレジスタ１５のリセット番地は、本実施例ではｎ番地
であり、イニシャライズ処理の先頭アドレス（ＡＧＬア
ドレス）となっている。而して、９− アドレスレジスタ１５は、　　Ａ　ＯＬ信号のＬレベル
でＡＯＬアドレスにリセットされるようになっている。

ＦＡ１〜Ｂ°ム□の出力ラインＣ行ライン）は、夫々二
股に分岐され、その一方のラインは直接、また、他方の
ラインはインバータ１２．を夫々介して各アドレスライ
ン＆□・・・・・・ＩＬｎに交差し、その各交差ＭＳ分
のうち所定の交差部分には、Ｎ−ＭＯＢが配設されてい
る。ＲＯＭアドレス部１２のアドレスラインａ１・・・
・・・ＩＬｎは、各ラインに対応して配設されたＰ−Ｍ
ＯＢを介して夫々ＧＮＤレベル側に接続され、そして、
各Ｐ−ＭＯ８は、それを開成させるクロック信号鉾ＡＤ
（第５図参照）の入力にしたがって各アドレスラインａ
１・・・・・・＆□ヲＧＮＤレベルにプリチャージする
ものである。すなわち、信列５２１ＡＤは、ＲＯＭマト
リックス部１１、ＲＯＭアドレス部１２のアドレスライ
ンａ１・・川・ＩＬｎをプリチャージするための信号で
、Ｌレベルの信号であり、信号１２’ＡＤがＬレベルで
プリチャージ、Ｈレベルでディスチャージとなる。また
、ＲＯＭアドアドレスデータドレスラインａ１・・・・
・・ａｎの他１０− 端は、各ライン上に夫々配設されたＮ−ＭＯＳを介して
低電位Ｖ’ＤＤ側に夫々接続され、そして、各ライン上
のＩＪ−ＭＯ５Ｆｉ、入力される信号５Ｚ’ＡＤのＨレ
ベルのタイミングでＯＮし、各ラインに電圧ＶＤＤを供
給するものである。而して、ＲＯＭアドレス都１１の級
大アドレスをｎ（第４図中、１査左端のラインをｎ番地
）とすると、例えはｎ番地がリセットアドレスであり、
ラインＡ２がｎ−１査地、ラインＡ１がＡ１査地（０査
地）である。

ＡＯＬ回路１４は、ＲＯＭレジスタ１３の桁Ｆ１出力が
直接、Ｆ２の出力がインバータ１６を介してノアゲー１
１７に入力されるようになっている。

そして、ノアゲート１７の出力は、クロック信号−−Ａ
が一方の入力端子に与えられているナントゲート１８の
他方の入力端子に供給されると共に、インバータ１９を
介してオアゲート２０に供給される。また、ノアゲート
１７の出力［、ＧＮＤレベルとの間で抵抗Ｒ１−１を介
して接続されている。

ナントゲート１８の出力は、第２図に相当する回路のＮ
−ＭＯＳ６のゲートに供給される信号である。また、Ｐ
−ＭＯＳ５と抵抗Ｒの接続点から取り出される信号は、
オアゲート２０の他方の入力端子に供給される信号で、
また、オアゲート２０の出力はＡＯＬ信号としてＡＯＬ
［Ｅ１１路１４から出力される信号である。

次に、上記実施例の動作について説明する。先ず、ＲＯ
Ｍマトリックス部１１．ＲＯＭアドレス都１２の基本動
作を説明する。信号ｔ１、皓のタイミングで、信号ψＲ
が出力され、アドレスレジスタ１５にアドレスデータが
セットされる。このとき、第５図に示すように信号Ｉ　
Ａ　Ｄ％　５’　Ｍも出力されるので、ＲＯＭマトリッ
クス部１１およびＲＯＭアドレス部１２０Ｐ−ＭＯＳが
全てＯＮＬ、、アト１／スラインａ１・・・・・・ａｎ
ｘ　データラインｄ１・・・・・・ｄｎともにＧＮＤレ
ベルに夫々プリチャージされる。すなわち、各ライン上
がゲート容量のためにＨレベル（０″）に保たれる。次
に、信号ｔい為のタイミングで、第５図に示す如く、信
号ｙ３ｈＤがＨレベルとなり、アドレスラインａ１・・
・・・・ａｎがディスチャージとなる。すなわち、アド
レスレジスタ１５の内容により、各アドレスラインｔＬ
１゛゛°゛ａｎのうちその１本のライン上にあるｊｌ−
ＭＯＳか全てＯＮすると、そのラインが導通する。

この３Ｍ台、信号ンムＤのタイミングで各アドレスライ
ンａ１・・・・・ａｎ上に電圧ＶＤＤが供給されるので
、選択された１本のアドレスラインはＬレベルとなり、
その他のアドレスラインはＨレベルのままとなっている
。そして、アドレスラインａ１・・・・・・ａｎがディ
スチャージしたこる信号ｔ、、　Ａのタイミングで、第
５図に不す如く、信号９３ＭがＨレベルとなり、ＲＯＭ
マトリックス都１１の各データラインｄ１・・・・・・
ｄｎ及び検出ラインＲＬＩ、ＲＬ２がディスチャージと
なる。すなわち、信号９３ｙのタイミングで谷データラ
インｄ１・・・・・・（ｌｎ及び検出ラインＲＬｌ、Ｒ
Ｌ２上に電圧ＶＤＤが供給される。この場合、各アドレ
スラインのうち非選択のアドレスラインはＨレベルであ
るから、そのライン上のＮ−ＭＯＳがＯＮＬ、電圧ＶＤ
Ｄが供給されてデータラインはＬレベルとなるが、選択
されたアドレスラインは、Ｌレベルであるからそのラ１
３− イン上のＮ−ＭＯＳはＯ１ｌ’ｌｌ’されているので、
そのＮ−ＭＯＳを通るデータラインには、電圧ＶＤＤが
供給されず、Ｈレベルを保持する。面して、ディスチャ
ージが全て終ると、信号ｔＩ、φ２のタイミングで第５
図に示す如く、信号ρＲＯＵＴが出力され、各ラインの
レベルがＲＯＭレジスタ１３０Ｆ１〜ＩＩ′□に読込ま
れる。したがって、信号ｔ１、φ２のタイミングでＲＯ
Ｍマトリックス部１１からマイクロ命令が出力され、各
種回路を制御する。

次に、オートクリア動作を説明する。例えば、背広のポ
ケットに収めておいた小型電子式計算機を、ポケットか
ら外に取り出すと、太陽電池に当る光量によりその出力
電圧は、第７図に示すように、緩慢に上昇し、ＧＮＤ（
０’Ｖ）からＶＤＤ（−１Ｖ）に近ずくようになる。而
して、先ず、ＡＯＬ回路１４の各ゲートが正常に動作す
る前は、ＡＯＬ回路１４内のノアゲート１７の出力は、
抵ＫＲＨ（＾インピーダンス）により、ＧＮＤレベルに
つられているので、チンドゲ−）　１８ＨＯＢ’１゛シ
、オアゲート２０の出力はＬレベルとなって−１４＝いる。したがって、アドレスレジスタ１５はリセットさ
れている。（−シて、発振器が動作し、各クロック信号
Ａ、１２が出力されてもナントゲート１８はＯＦＦのま
まである。面して、ＡＯＬｌ路１４の各ゲートがほぼ動
作し始めると、ＲＯＭマトリックス部１１のプリチャー
ジが開始されるが、この場合、第７図に示すＶＤＤｍｉ
ｎには達していない。

ここで、チャーシネ良を検出するラインＲＬＩ、ＲＬ２
について説明する。ラインＲＬｌｕ、プリチャージが正
常に行なわれれば、Ｈレベルとなる。

この場合、ラインＲＬＩ上のＮ−ＭＯＳは、全てのアド
レスラインａ１・・・・・・ａｎに対応して夫々設けら
れているため、ディスチャージとはならず、Ｈレベルを
保持している。また、ラインＲＬ２は、そのライン上の
Ｎ−ＭＯＳの全てがＧＮＤレベル側に接続されているの
で、常時、ＯＮされている。

この結果、ラインＲＬ２は、プリチャージでＨレベル、
ディスチャージが正常に行なわれれば、Ｌレベルとなる
。したがって、電圧ＶＤＤが正常ならば、ディスチャー
ジ後の信号ψＲＯｔｌＴのタイミングで、ラインＲＬＩ
のＨレベルがＲＯＭレジスタ１３０Ｆ１から出力され、
また、ラインＲＬ２のＬレベルがＲＯＭアドレス１３の
ルから出力される。

面して、チャージが正常に行なわれる電圧をＶＲＯとす
ると、第７図に示すように、ＶＲＯは、ＶＤＤｍ　ｉｎ
よりも低くなっている。今、電圧がＶＲＯよりも低いと
きは、ラインＲＬＩ、ＲＬ２の少なくとも一方が異常と
なる。すなわち、ラインＲＬＩがＬレベル、ラインＲＬ
２がＨレベルとなるので、ＡＯＬ回路１４のノアゲート
１７は、Ｈレベル（”　ｏ　’″）を出力するようにな
る。したがって、オアゲート２０の出力はＬレベルのｔ
まとなる。この場合、ナントゲート１８の一方の入力が
Ｈレベルなので、その出力はＬレベルに固定され、信号
ｎ　％　５Ｚ’ｌの出力は得られない。この結果、Ｎ−
ＭＯＳ６は０ＦＩＦしているので、電圧ＶＤＤはコンデ
ンサＯＡに充電されない。ここまでは、第７図の時間Ｔ
１ｔでに行なわれる動作である。

而して、太１徹電池の出力′電圧がＶＲＯを越えると、
ＲＯＭマトリックスｓ１１のチャージが正常になる。そ
の結果、ＡＯＬ回路１４のノアゲート１７の出力がＬレ
ベルとなる。したがって、ナントゲート１８は、信号ｎ
１・φ１が入力される毎に、Ｈレベルを出力するように
なるので、Ｎ−ＭＯＳ６がこれにしたがってＯＮされ、
電圧ＶＤＤがコンデンサＯＡに印加される。この場合、
コンデンサＯＡの容量は小さいので、１発の信号ｎ１．
９３．の出力時に、コンデンサＯＡはＶＤＤの電位とな
る。

次に、信号へ（Ｈレベル）のタイミングでコンデンサＯ
Ａの電位がコンデンサＯＢに印加されるようになるが、
この場合、コンデンサＯＢの容ｔは大きいので、１００
発位の信号ｎ、・偽の出力時に、コンデンサｏＢはＶＤ
Ｄの電位となる。すなわち、コンデンサＯＡの電位がコ
ンデンサｏＢに１００回位充電されると、コンデンサＯ
ＢＣ）８位がＰ−ＭＯＳ５の閾値電圧ＶＴＨを越えてＬ
レベルとなる。それまでは、コンデンサＯＢの電位は、
ＨレベルであるからＰ−ＭＯＳ５はＯＦＦしており、１
７− 耐圧ＶＤＤがオアゲート２０に印加されている。

したがって、このときオアゲート２０はＬレベルを出力
している。

そして、コンデンサＯＢの電位がＬレベルとなると、Ｐ
−ＭＯＳ５がＯＮ　Ｌ、、オアゲート２０の出力は、Ｈ
レベルとなる。したがって、アドレスレジスタ１５のリ
セットが解除されるようになる。

次に、太陽電池の出力電圧がＶＤＤｍｉｎを越えてから
ムＯＬ処理が第゛１図の時間ＴＩ終了すると、第６図の
フローが実行される。第６図のフローは、ＡＯＬアドレ
ス（ｎ番地）からスタートする。先ず、ステップＳ１で
は、演算レジスタ等をクリアする処理が実行される。次
いで、ステップ４では、置数、演算処理から表示データ
が転送されるＸレジスタの内容を表示部に送り、表示す
る処理を実行する。続いて、ステップＳ３ｃは、キーサ
ンプリング処理が行なわれ、キー人力の有無の判断が実
行され、その結果、キー人力があれば、キー判断処理へ
進む。ここまでが、通常の計算機で行なわれる処理であ
るが、以降のステップＳ４乃至１８− ８７は、チャーシネ良を検出する処理である。すなわち
、第７図に示すように、太＠電池の出力電圧の立ち上が
りが非常に緩やかな場合、つまり、電圧Ｖｉ（０から電
圧Ｖ　Ｄ　Ｄ　ＩＩ＋　ｉ　ｎまでの時間が非常に長い
場合に、ステップＳ４乃至Ｓ７で再度のチャーシネ良が
検出される。先ず、ステップＳ４では、Ｙ。

レジスタにテーク「３」を転送し、次いで、ステップＳ
〆はＲＯＭアドレスをＡ、番地（０査地）にする。絖い
て、ステップＳ６で［ＲＯＭアドレスをＡ２番地（ｎ−
１査地）とする。そして、次のステップＳ７でハＹ。レ
ジスタの内容から「１」を減算した結果、「０」である
か否かを判断し、「０」であれば、ステップ８．に民り
、　１−０」でなけれは、ステップＳ５に戻る。すなわ
ち、ステップＳ６ＨＲＯＭアドレスを大→小（ム２→ａ
Ｓ）、ステップＳ６はＲＯＭアドレスを小→大（Ａ、→
Ａ２）とするもので、この処理は、Ｙｏレジスタが「Ｏ
」となるまで３回繰り返される。この場合、ＲＯＭアド
レスをＡ１番地からＡ２番地にすると、ラインＲ，Ｌｌ
において、プリチャージができにくくなる。すなわち、
ステップＳ５、Ｓ６毎に、プリチャージ、ディスチャー
ジが繰り返されるので、ＲＯＭアドレスがＡ１番地に指
定されているときには、ラインＲＬＩにおいて、ライン
ム１上のＮ−ＭＯＳだけがディスチャージ後も１ルベル
で、他［Ｌレベルとなり、今後、Ａ廣地を指定すると、
ラインム江のＮ−ＭＯＳを境にしてその右８ｉＩｌｔで
ＯＮ−ＭＯＳをＬレベルからＨレベルにプリチャージし
なければならないが、この場合、Ｎ−ＭＯＳの数が多い
ので、プリチャージができにくくなる。このため、電圧
ＶＤＤｍ　ｉｎに達しないときには、Ｈレベルにならな
い。したがって、この場合においては、信号９６Ｒｏｕ
Ｔが出力されるまでにラインＲＬＩがＨレベルからＬレ
ベルに下がってしまうことになる。これにより、ＡＯＬ
Ｉｉｌ路１４でチャーシネ良が検出されるので、アドレ
スレジスタ１５がリセットされ、ムＯＬアドレスに戻さ
れる。すなわち、イニシャライズ処理の終了後に３同は
ＲＯＭアドレスをＡ１→ム２・　ムｒム１にする処理を
行って、イニシャライズ後にもＲＯＭマトリックス部１
１のチャーシネ良が検出される。

なお、この発明は、上記実施例に限定されず、この発明
を逸脱しない範囲内において種々応用変形が可能であり
、例えば、ＡＯＬ回Ｍ１４のうちｍ２図に相当する部分
は、単なるディレィ手段であるから、他の４１１成であ
ってもよい。

以上、詳細に説明したように、この発明に係るオートク
リア方式によれば、タイナミックＲＯＭのチャーシネ良
を検出してオートクリア処理を行い、且つチャージが正
常に行なわれてからもオートクリア処理を所定時間行う
ように構成したから、電源電圧がだらだらと緩慢に上昇
しても誤動作せず、確実な動作を保障できる。特に、太
陽電池を電源とする電子機器においては、最適である。

さらに、この発明ではイニシャライズ処理が終・了して
から、少なくとも１回はアドレスを下位から上位あるい
は上位から下位へ交互に指定するので、より正確にブリ
チャーシネ良を検出できるから、誤動作を一層確実に防
止できる。

【図面の簡単な説明】

２１− 第１図乃至第３図は、従来例を示し、第１（２）は太陽
電池を電源とする小型電子弐計／Ｓ楡のブロック回路図
、第２図は、オートクリア回路の構成図、第３図は、太
陽電池のＯＮ時からの電圧上昇とＡＯＬ処理の関係を示
す図、第４図乃至第７図は、この発明の一実施例を示し
、結４図はＲＯＭとＲＯＭアドレスの詐細図、第５図ｉ
ｌｔＲＯＭの動作を示すタイムチャート、第６図は、動
作を示すフローチャート、第７図は、太陽電池のＯＮ時
からの゛電圧上昇とＡＯＬ処理との関係を示す図である
。１１・・・・・・ＲＯ，Ｍマトリックス部、１２・・・
・・・ＲＯＭアドレス部、１４・・・・・・ＡＯＬ回路
。％許出願人　　カシオ＃［＠機株式会社２２− 第１図第３図Ｓ動働吻城第２図ＤＤ第７図ヤ　′　　　　　　゛６企　　！　　；　コ　！ ○−０−０−０−

Claims

【特許請求の範囲】

（１）マイクロプログラムを記憶したダイナミックスＲ
ＯＭの出力により制御される電子機器において、上記ダ
イナミックＲＯＭのプリチャージ或はディスチャージの
不良を検出する手段と、この手段から検出信号が出力さ
れているときに１（ＯＭアドレス都をリセットするリセ
ット信号を出力し且つ上記検出信号が出力されなくなっ
たときから所定時間後に上記リセット信号をオフするア
ドレスリセット手段とを備え、上記ＲＯＭアドレス部の
リセットアドレスはイニシャライズ処理の先頭アドレス
であることを％黴とするオートクリア方式。
（２）マイクロプログラムを記憶したダイナミックＲＯ
Ｍの出力により制御される電子機器において、上記ダイ
ナミックスＲＯＭのプリチャージ或はディスチャージの
不良を検出する手段と、この手段から検出信号が出力さ
れているときにＲＯＭアドレス部をリセットするリセッ
ト信号を出力し且つ上記検出信号が出力されなくなった
ときから所定時間後に上記リセット信号をオフするアド
レスリセット手段とを備え、上記ＲＯＭアドレス部のリ
セットアトし／スはイニシャ・・ラノイズ処理の先頭ア
ドレスであＱ、このイニシャライズ処理の終了後に少な
くとも１回は上記ＲＯＭアドレス部のアドレスを下位か
ら上位、上位から下位或は上位から下位、下位から上位
にする処理を行って、イニシャライズ処理後にもダイナ
ミックＲＯＭのチャーシネ良を検出するようにしたこと
を％黴とするオートクリアカ式。