JPS5818020B2 - 位相同期発振回路 - Google Patents

Description

【発明の詳細な説明】 本発明は同期時間の短縮化と発振周波数の安定化を図っ
た位相同期発振回路に関する。

従来、この種の位相同期発振回路は、位相比較回路で周
波数、位相差をパルス幅に変換し、積分回路により、電
圧に変換して発振周波数を制御し。

ていた。

この時、同期時間を早めるためには、積分回路の積分定
数を小さくする必要があり、一方発振周波数の安定度の
面からは、積分定数は大きくする必要があり、同期時間
の短縮と発振周波数安定度は、相反する関係がある。

そのため両方満足する特性を有する位相発振回路を得ら
れな（、特に位相比較回路に入る周波数が低い時、単位
時間当りの比較回数が少なくなるため、同期時間が長く
なり、かつ、積分回路入力間隔が長くなることより出力
電圧の変化が大きくなり、周波数が変化するという欠点
があった。

本発明の目的はこのような欠点を解決し、同期時間の短
縮と発振周波数の安定した位相同期発振回路を提供する
ことにある。

本発明は前記目的を達成するため、位相比較回路と、該
位相比較回路に接続されたアップダウンカウンタと、該
アップダウンカウンタの出力に接続され、その出力に応
じてアナログ出力を出す、′Ｄ／Ａ変換回路と、該Ｄ／
Ａ変換回路に接続され、その出力に応じて発振周波数が
変化する発振回路と、入力を該発振回路に、出力を前記
位相比較回路に接続されたＮ進カウンタと、前記アップ
ダウンカウンタとＮ進カウンタとを同時に初期設定し、
同期開始時の前記発振回路からの初期発振周波数をこの
発振回路の出力周波数範囲の略中心に設定させるセット
回路とにより構成したことを特徴とする。

・次に本発明の実施例について図面を参
照して説明する。

第１図は本発明の一実施例を示す回路図である。

入力周波数信号端子Ｘとこの入力端子Ｘの信号とＮ進、
例えば１２８０進カウンタ５の出力を入力とする位相比
較回路１と、この位相比較回路１の出力で動作しセット
回路６よりの信号により出力を０１１１にセットされ、
抵抗Ｒ１と１６進アツプダウンカウンタＩＣＯで構成さ
れた例えば１６進アツプダウンカウンク２と、このカウ
ンタの出力に対応してアナログ電圧に変換し、抵抗Ｒ２
〜Ｒ１２および差動増幅器ＩＣ，で構成されたＤ／Ａ変
換回路３と、このアナログ電圧に応じて、発振周波数が
変イヒし、抵抗Ｒ１３、ＲｏいコンデンサＣ□ｓ Ｃ
１４可変抵抗器ＶＲｏ、可変容量ダイオードＤ。

、ＮＡＮＤＩＣＩＣ２，Ｉｃ、および水晶振動子Ｘ。

で構成された電圧制御水晶発振回路４と、この発振出力
で動作する１２８０進のカウンタ（ＣＯＮＴ）５と、ア
ップダウンカウンタ２およびカウンタ５をセットし、Ｄ
型フリップフロップＩＣ４およびモノマルチバイブレー
タ（ＭＭ）ＩＣ，で構成されたセット回路６およびこの
セット回路に接続された同期開始信号端子Ｙとを含み構
成される。

本実施例は、入力周波数端子Ｘに８００Ｈｚ±１０−４
の入力信号に対し同期開始信号端子Ｙへの同期開始信号
により、出力端子Ｚに１２８０逓倍された１ ０２４
ｋＨｚ±１０−４の出力を得る位相同期発振回路である
。

次に回路動作を第２図の波数図を参照して説明する。

第２図中の波形Ａ〜Ｆは第１図中のＡ−Ｆに対応する波
形である。

同期開始信号端子Ｙに、第２図Ｂに示す同期開始信号が
印加されると、入力態波数端子Ｘに印加されている入力
信号によりセット回路６のＤ型フリップフロップＩＣ，
により、サンプルされその信号の立上り信号により、Ｍ
ＭＩＣ、が動作する。

このＭＭＩＣ，は、入力信号のパルス幅以下のパルスを
出す様に設定されており、この信号によりＤ型フリップ
フロップＩ Ｃ。

なリセットすると同時にアップダウンカウンタＩＣｏを
入力端子り。

−Ｄ、の状態に応じてセットし、Ｃ０ＮＴ５をリセット
する。

本実施例の場合入力端子り。

〜Ｄ３は０１１１にセットされているため１６進カウン
タ■ｃｏの出力Ｑ。

〜Ｑ、は０１１１にセットされる。

Ｄ／Ａ変換回路３は抵抗Ｒ６〜Ｒ９をＲ６＝８Ｒ９、Ｒ
７＝４Ｒ９、Ｒ８＝２Ｒ９に、又抵抗Ｒ２〜Ｒ５≦Ｒ９
に設定されている。

一方アップダウンカウンタ■Ｃｏの出力Ｑｏ”Ｑ３は、
入力クロックに応じてそれぞれ２０゜２’、 ２２．
２３の出力状態を示す。

よってＤ／Ａ変換回路３の出力は入力クロック数に比例
したアナログ電圧を発生する。

今リセット回路６よりのセット信号によりアップダウン
カウンタＩＣｏがＱｏ”Ｏｓ Ｑｌ＝１り Ｑ２＝１
ラ Ｑ３＝１ にゞ′トされるとＤ／Ａ変換回路３の出
力は、最大出力を来すＱ。

”’ Ｏｓ Ｑｔ ”” ”ｓ Ｑ２＝” 、Ｑｓ ”
”１状態時の半分の電圧になる。

この電圧時、電圧制御水晶発振回路４の出力周波数を可
変抵抗ＶＲｏで可変容量ダイオードＤ。

に掛る電圧を調整することにより１０２４ ｋＨｚ に
調整しておく。

又Ｑ。＝ｏ。Ｑｌ＝”ｓ Ｑ２＝Ｌ Ｑｓ二１ の時
のアナログ最大；電圧時に（１＋１０ ’ ）ＸＩ
０２４ｋＨｚ、Ｑ。

＝０．Ｑ１＝０．Ｑ２＝０．Ｑ、二〇時のアナログ最小
電圧時（１−１０’ ）ＸＩ ０２４ｋＨｚになる様に
Ｒ６−Ｒ１０を設定しておく。

この様に調整しておくことにより、同期開始信号により
、入力周波数いかんによりまず中心の１０２４ｋＨｚを
発振するために同期に要する時間は短か（なる。

従来のこの種の位相同期発振回路は、このアナログ電源
の初期電圧が不確定のため、１０２４ｋＨｚ±１０−４
の範囲のどの周波数で発振するか保証出来ないため、同
期時間を多く必要とした。

同期開始信号により発振した出力はリセットされている
Ｃ０ＮＴ５により１／１２８０にカウントダウンし、８
ｋＨｚ の信号となり、位相比較回路１に入る。

今入力周波数が８ ｋＨｚ より低いとす；ると、ア
ップダウンカウンタＩＣｏをカウントダウンするクロッ
ク入力端子Ｄ−ＣＫＵ相比較回路よりパルスが入り（第
２図波形Ｄ）カウンタの出力は０１１１より１０１１に
なり、Ｄ／Ａ変換回路３の出力電圧は下り（第２図波形
Ｆ）それに応じて電圧制御水晶余振回路４の出力周波数
は下り、Ｃ０ＮＴ５よりの出力は８ｋＨｚ より下る
。

進じこれを繰り返して、入力周波数よりＣ０ＮＴ５の出
力が低くなると、位相比較回路１よりの出力は、アップ
ダウンカウンタＩＣｏをカウントアツプするクロック端
子Ｕ−Ｃ側にパルスが出て（第２図Ｅの波形）カウンタ
の出力を＋１する。

その結果Ｄ／Ａ変換回路３の出力電圧は上昇し、電圧制
御水晶発振回路４の出力周波数は高（なり、位相比較回
路に入る周波数は入力周波数より高（なり、こんどはカ
ウントダウンし、これを繰返して、同期状態に入る。

同位相比較回路１およびＣ０ＮＴ５は従来の回路で容易
に構成出来るので説明を略す。

同期状態において出力発振周波数の変化はアップダウン
カウンタＩＣ８の最下位ビット出力Ｑ。

の１から０あるいはＯから１へのＤ／Ａ変換回路３の出
力電圧による変化のみである。

本例は８ｋＨｚ の同期で、位相比較回路１への人力は
１ ／ ３ ｋＨｚ ＝ １２．５ ｍｓ同期であるが
、例えＩＳの周期すなわちＩＨｚ入力の同期でも、その
周期中アップダウンカウンタの出力が変化しないので、
発振周波数は、従来の位相同期発振回路に生じる変化は
しない。

本発明は以上説明したように、従来の積分回路の代りに
、アップダウンカウンタ、Ｄ／Ａ変換回路を、又カウン
タ初期設定回路構成をすることにより同期時間の短縮、
発振周波数の安定化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示した回路図、第２図は、
第１図で示した回路の動作波形図を示す。 １・・・・・・位相比較回路、２・・・・・・アップダ
ウンカウンタ、３・・・・・・Ｄ／Ａ変換回路、４・・
・・・・電圧制御水晶発振回路、５・・・・・・カウン
タ、６・・・・・・セット回路。

Claims (1)

1. 【特許請求の範囲】 １ 位相比較回路と、該位相比較回路に接続されたアッ
   プダウンカウンタと、該アップダウンカウンタの出力に
   接続され、その出力に応じてアナログ。 出力を出すＤ／Ａ変換回路左、該Ｄ／Ａ変換回路に接続
   され、その出力に応じて発振周波数が変化する発振回路
   と、入力を該発振回路に、出力を前記位相比較回路に接
   続されたＮ進（Ｎ２２）カウンタと、前記アップダウン
   カウンタとＮ進カウン１りとを同時に初期設定し、同期
   開始時の前記発振回路からの初期発振周波数をこの発振
   回路の出力周波数範囲の略中心に設定させるセット回路
   とを有する位相同期発振回路。