JPS5818020B2 - 位相同期発振回路 - Google Patents
位相同期発振回路Info
- Publication number
- JPS5818020B2 JPS5818020B2 JP53062646A JP6264678A JPS5818020B2 JP S5818020 B2 JPS5818020 B2 JP S5818020B2 JP 53062646 A JP53062646 A JP 53062646A JP 6264678 A JP6264678 A JP 6264678A JP S5818020 B2 JPS5818020 B2 JP S5818020B2
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- JP
- Japan
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- circuit
- output
- oscillation
- frequency
- counter
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- Expired
Links
- 230000010355 oscillation Effects 0.000 title claims description 29
- 230000001360 synchronised effect Effects 0.000 title claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 239000013078 crystal Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は同期時間の短縮化と発振周波数の安定化を図っ
た位相同期発振回路に関する。
た位相同期発振回路に関する。
従来、この種の位相同期発振回路は、位相比較回路で周
波数、位相差をパルス幅に変換し、積分回路により、電
圧に変換して発振周波数を制御し。
波数、位相差をパルス幅に変換し、積分回路により、電
圧に変換して発振周波数を制御し。
ていた。
この時、同期時間を早めるためには、積分回路の積分定
数を小さくする必要があり、一方発振周波数の安定度の
面からは、積分定数は大きくする必要があり、同期時間
の短縮と発振周波数安定度は、相反する関係がある。
数を小さくする必要があり、一方発振周波数の安定度の
面からは、積分定数は大きくする必要があり、同期時間
の短縮と発振周波数安定度は、相反する関係がある。
そのため両方満足する特性を有する位相発振回路を得ら
れな(、特に位相比較回路に入る周波数が低い時、単位
時間当りの比較回数が少なくなるため、同期時間が長く
なり、かつ、積分回路入力間隔が長くなることより出力
電圧の変化が大きくなり、周波数が変化するという欠点
があった。
れな(、特に位相比較回路に入る周波数が低い時、単位
時間当りの比較回数が少なくなるため、同期時間が長く
なり、かつ、積分回路入力間隔が長くなることより出力
電圧の変化が大きくなり、周波数が変化するという欠点
があった。
本発明の目的はこのような欠点を解決し、同期時間の短
縮と発振周波数の安定した位相同期発振回路を提供する
ことにある。
縮と発振周波数の安定した位相同期発振回路を提供する
ことにある。
本発明は前記目的を達成するため、位相比較回路と、該
位相比較回路に接続されたアップダウンカウンタと、該
アップダウンカウンタの出力に接続され、その出力に応
じてアナログ出力を出す、′D/A変換回路と、該D/
A変換回路に接続され、その出力に応じて発振周波数が
変化する発振回路と、入力を該発振回路に、出力を前記
位相比較回路に接続されたN進カウンタと、前記アップ
ダウンカウンタとN進カウンタとを同時に初期設定し、
同期開始時の前記発振回路からの初期発振周波数をこの
発振回路の出力周波数範囲の略中心に設定させるセット
回路とにより構成したことを特徴とする。
位相比較回路に接続されたアップダウンカウンタと、該
アップダウンカウンタの出力に接続され、その出力に応
じてアナログ出力を出す、′D/A変換回路と、該D/
A変換回路に接続され、その出力に応じて発振周波数が
変化する発振回路と、入力を該発振回路に、出力を前記
位相比較回路に接続されたN進カウンタと、前記アップ
ダウンカウンタとN進カウンタとを同時に初期設定し、
同期開始時の前記発振回路からの初期発振周波数をこの
発振回路の出力周波数範囲の略中心に設定させるセット
回路とにより構成したことを特徴とする。
・次に本発明の実施例について図面を参
照して説明する。
照して説明する。
第1図は本発明の一実施例を示す回路図である。
入力周波数信号端子Xとこの入力端子Xの信号とN進、
例えば1280進カウンタ5の出力を入力とする位相比
較回路1と、この位相比較回路1の出力で動作しセット
回路6よりの信号により出力を0111にセットされ、
抵抗R1と16進アツプダウンカウンタICOで構成さ
れた例えば16進アツプダウンカウンク2と、このカウ
ンタの出力に対応してアナログ電圧に変換し、抵抗R2
〜R12および差動増幅器IC,で構成されたD/A変
換回路3と、このアナログ電圧に応じて、発振周波数が
変イヒし、抵抗R13、RoいコンデンサC□s C
14可変抵抗器VRo、可変容量ダイオードD。
例えば1280進カウンタ5の出力を入力とする位相比
較回路1と、この位相比較回路1の出力で動作しセット
回路6よりの信号により出力を0111にセットされ、
抵抗R1と16進アツプダウンカウンタICOで構成さ
れた例えば16進アツプダウンカウンク2と、このカウ
ンタの出力に対応してアナログ電圧に変換し、抵抗R2
〜R12および差動増幅器IC,で構成されたD/A変
換回路3と、このアナログ電圧に応じて、発振周波数が
変イヒし、抵抗R13、RoいコンデンサC□s C
14可変抵抗器VRo、可変容量ダイオードD。
、NANDICIC2,Ic、および水晶振動子X。
で構成された電圧制御水晶発振回路4と、この発振出力
で動作する1280進のカウンタ(CONT)5と、ア
ップダウンカウンタ2およびカウンタ5をセットし、D
型フリップフロップIC4およびモノマルチバイブレー
タ(MM)IC,で構成されたセット回路6およびこの
セット回路に接続された同期開始信号端子Yとを含み構
成される。
で動作する1280進のカウンタ(CONT)5と、ア
ップダウンカウンタ2およびカウンタ5をセットし、D
型フリップフロップIC4およびモノマルチバイブレー
タ(MM)IC,で構成されたセット回路6およびこの
セット回路に接続された同期開始信号端子Yとを含み構
成される。
本実施例は、入力周波数端子Xに800Hz±10−4
の入力信号に対し同期開始信号端子Yへの同期開始信号
により、出力端子Zに1280逓倍された1 024
kHz±10−4の出力を得る位相同期発振回路である
。
の入力信号に対し同期開始信号端子Yへの同期開始信号
により、出力端子Zに1280逓倍された1 024
kHz±10−4の出力を得る位相同期発振回路である
。
次に回路動作を第2図の波数図を参照して説明する。
第2図中の波形A〜Fは第1図中のA−Fに対応する波
形である。
形である。
同期開始信号端子Yに、第2図Bに示す同期開始信号が
印加されると、入力態波数端子Xに印加されている入力
信号によりセット回路6のD型フリップフロップIC,
により、サンプルされその信号の立上り信号により、M
MIC、が動作する。
印加されると、入力態波数端子Xに印加されている入力
信号によりセット回路6のD型フリップフロップIC,
により、サンプルされその信号の立上り信号により、M
MIC、が動作する。
このMMIC,は、入力信号のパルス幅以下のパルスを
出す様に設定されており、この信号によりD型フリップ
フロップI C。
出す様に設定されており、この信号によりD型フリップ
フロップI C。
なリセットすると同時にアップダウンカウンタICoを
入力端子り。
入力端子り。
−D、の状態に応じてセットし、C0NT5をリセット
する。
する。
本実施例の場合入力端子り。
〜D3は0111にセットされているため16進カウン
タ■coの出力Q。
タ■coの出力Q。
〜Q、は0111にセットされる。
D/A変換回路3は抵抗R6〜R9をR6=8R9、R
7=4R9、R8=2R9に、又抵抗R2〜R5≦R9
に設定されている。
7=4R9、R8=2R9に、又抵抗R2〜R5≦R9
に設定されている。
一方アップダウンカウンタ■Coの出力Qo”Q3は、
入力クロックに応じてそれぞれ20゜2’、 22.
23の出力状態を示す。
入力クロックに応じてそれぞれ20゜2’、 22.
23の出力状態を示す。
よってD/A変換回路3の出力は入力クロック数に比例
したアナログ電圧を発生する。
したアナログ電圧を発生する。
今リセット回路6よりのセット信号によりアップダウン
カウンタICoがQo”Os Ql=1り Q2=1
ラ Q3=1 にゞ′トされるとD/A変換回路3の出
力は、最大出力を来すQ。
カウンタICoがQo”Os Ql=1り Q2=1
ラ Q3=1 にゞ′トされるとD/A変換回路3の出
力は、最大出力を来すQ。
”’ Os Qt ”” ”s Q2=” 、Qs ”
”1状態時の半分の電圧になる。
”1状態時の半分の電圧になる。
この電圧時、電圧制御水晶発振回路4の出力周波数を可
変抵抗VRoで可変容量ダイオードD。
変抵抗VRoで可変容量ダイオードD。
に掛る電圧を調整することにより1024 kHz に
調整しておく。
調整しておく。
又Q。=o。Ql=”s Q2=L Qs二1 の時
のアナログ最大;電圧時に(1+10 ’ )XI
024kHz、Q。
のアナログ最大;電圧時に(1+10 ’ )XI
024kHz、Q。
=0.Q1=0.Q2=0.Q、二〇時のアナログ最小
電圧時(1−10’ )XI 024kHzになる様に
R6−R10を設定しておく。
電圧時(1−10’ )XI 024kHzになる様に
R6−R10を設定しておく。
この様に調整しておくことにより、同期開始信号により
、入力周波数いかんによりまず中心の1024kHzを
発振するために同期に要する時間は短か(なる。
、入力周波数いかんによりまず中心の1024kHzを
発振するために同期に要する時間は短か(なる。
従来のこの種の位相同期発振回路は、このアナログ電源
の初期電圧が不確定のため、1024kHz±10−4
の範囲のどの周波数で発振するか保証出来ないため、同
期時間を多く必要とした。
の初期電圧が不確定のため、1024kHz±10−4
の範囲のどの周波数で発振するか保証出来ないため、同
期時間を多く必要とした。
同期開始信号により発振した出力はリセットされている
C0NT5により1/1280にカウントダウンし、8
kHz の信号となり、位相比較回路1に入る。
C0NT5により1/1280にカウントダウンし、8
kHz の信号となり、位相比較回路1に入る。
今入力周波数が8 kHz より低いとす;ると、ア
ップダウンカウンタICoをカウントダウンするクロッ
ク入力端子D−CKU相比較回路よりパルスが入り(第
2図波形D)カウンタの出力は0111より1011に
なり、D/A変換回路3の出力電圧は下り(第2図波形
F)それに応じて電圧制御水晶余振回路4の出力周波数
は下り、C0NT5よりの出力は8kHz より下る
。
ップダウンカウンタICoをカウントダウンするクロッ
ク入力端子D−CKU相比較回路よりパルスが入り(第
2図波形D)カウンタの出力は0111より1011に
なり、D/A変換回路3の出力電圧は下り(第2図波形
F)それに応じて電圧制御水晶余振回路4の出力周波数
は下り、C0NT5よりの出力は8kHz より下る
。
進じこれを繰り返して、入力周波数よりC0NT5の出
力が低くなると、位相比較回路1よりの出力は、アップ
ダウンカウンタICoをカウントアツプするクロック端
子U−C側にパルスが出て(第2図Eの波形)カウンタ
の出力を+1する。
力が低くなると、位相比較回路1よりの出力は、アップ
ダウンカウンタICoをカウントアツプするクロック端
子U−C側にパルスが出て(第2図Eの波形)カウンタ
の出力を+1する。
その結果D/A変換回路3の出力電圧は上昇し、電圧制
御水晶発振回路4の出力周波数は高(なり、位相比較回
路に入る周波数は入力周波数より高(なり、こんどはカ
ウントダウンし、これを繰返して、同期状態に入る。
御水晶発振回路4の出力周波数は高(なり、位相比較回
路に入る周波数は入力周波数より高(なり、こんどはカ
ウントダウンし、これを繰返して、同期状態に入る。
同位相比較回路1およびC0NT5は従来の回路で容易
に構成出来るので説明を略す。
に構成出来るので説明を略す。
同期状態において出力発振周波数の変化はアップダウン
カウンタIC8の最下位ビット出力Q。
カウンタIC8の最下位ビット出力Q。
の1から0あるいはOから1へのD/A変換回路3の出
力電圧による変化のみである。
力電圧による変化のみである。
本例は8kHz の同期で、位相比較回路1への人力は
1 / 3 kHz = 12.5 ms同期であるが
、例えISの周期すなわちIHz入力の同期でも、その
周期中アップダウンカウンタの出力が変化しないので、
発振周波数は、従来の位相同期発振回路に生じる変化は
しない。
1 / 3 kHz = 12.5 ms同期であるが
、例えISの周期すなわちIHz入力の同期でも、その
周期中アップダウンカウンタの出力が変化しないので、
発振周波数は、従来の位相同期発振回路に生じる変化は
しない。
本発明は以上説明したように、従来の積分回路の代りに
、アップダウンカウンタ、D/A変換回路を、又カウン
タ初期設定回路構成をすることにより同期時間の短縮、
発振周波数の安定化を図ることができる。
、アップダウンカウンタ、D/A変換回路を、又カウン
タ初期設定回路構成をすることにより同期時間の短縮、
発振周波数の安定化を図ることができる。
第1図は本発明の一実施例を示した回路図、第2図は、
第1図で示した回路の動作波形図を示す。 1・・・・・・位相比較回路、2・・・・・・アップダ
ウンカウンタ、3・・・・・・D/A変換回路、4・・
・・・・電圧制御水晶発振回路、5・・・・・・カウン
タ、6・・・・・・セット回路。
第1図で示した回路の動作波形図を示す。 1・・・・・・位相比較回路、2・・・・・・アップダ
ウンカウンタ、3・・・・・・D/A変換回路、4・・
・・・・電圧制御水晶発振回路、5・・・・・・カウン
タ、6・・・・・・セット回路。
Claims (1)
- 【特許請求の範囲】 1 位相比較回路と、該位相比較回路に接続されたアッ
プダウンカウンタと、該アップダウンカウンタの出力に
接続され、その出力に応じてアナログ。 出力を出すD/A変換回路左、該D/A変換回路に接続
され、その出力に応じて発振周波数が変化する発振回路
と、入力を該発振回路に、出力を前記位相比較回路に接
続されたN進(N22)カウンタと、前記アップダウン
カウンタとN進カウン1りとを同時に初期設定し、同期
開始時の前記発振回路からの初期発振周波数をこの発振
回路の出力周波数範囲の略中心に設定させるセット回路
とを有する位相同期発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53062646A JPS5818020B2 (ja) | 1978-05-24 | 1978-05-24 | 位相同期発振回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53062646A JPS5818020B2 (ja) | 1978-05-24 | 1978-05-24 | 位相同期発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54152949A JPS54152949A (en) | 1979-12-01 |
JPS5818020B2 true JPS5818020B2 (ja) | 1983-04-11 |
Family
ID=13206294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53062646A Expired JPS5818020B2 (ja) | 1978-05-24 | 1978-05-24 | 位相同期発振回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5818020B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6387221U (ja) * | 1986-11-28 | 1988-06-07 | ||
JPH02141616U (ja) * | 1989-04-28 | 1990-11-29 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57175276A (en) * | 1981-04-21 | 1982-10-28 | Fujitsu Ltd | Delayed time measuring circuit |
JPS57175275A (en) * | 1981-04-21 | 1982-10-28 | Fujitsu Ltd | Delayed time measuring circuit |
JPS57174939A (en) * | 1981-04-21 | 1982-10-27 | Fujitsu Ltd | Phase locked loop circuit |
JPS59140726A (ja) * | 1983-01-31 | 1984-08-13 | Nec Corp | 周波数シンセサイザ |
JPS63121318A (ja) * | 1986-11-11 | 1988-05-25 | Nippon Telegr & Teleph Corp <Ntt> | 周波数逓倍用pll回路 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4985947A (ja) * | 1972-07-27 | 1974-08-17 |
-
1978
- 1978-05-24 JP JP53062646A patent/JPS5818020B2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4985947A (ja) * | 1972-07-27 | 1974-08-17 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6387221U (ja) * | 1986-11-28 | 1988-06-07 | ||
JPH02141616U (ja) * | 1989-04-28 | 1990-11-29 |
Also Published As
Publication number | Publication date |
---|---|
JPS54152949A (en) | 1979-12-01 |
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