JPS58180033A - 半導体装置 - Google Patents

半導体装置

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JPS58180033A
JPS58180033A JP57062437A JP6243782A JPS58180033A JP S58180033 A JPS58180033 A JP S58180033A JP 57062437 A JP57062437 A JP 57062437A JP 6243782 A JP6243782 A JP 6243782A JP S58180033 A JPS58180033 A JP S58180033A
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pellet
resin
wire
semiconductor device
lead
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Hideki Kosaka
小坂　秀樹
Kazuo Kojima
和夫 小島
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はパッケージの薄層化【促進し定半導体装置およ
び七の製造装置に＠するものである。
牛導体素子ベレン）Ｑ主体とする半導体集積回路装置（
１０）等の半導体装置は、電卓や時酊その他の製品に幅
広く使用されてｂるか、薄型電卓や薄型時針のように薄
型指向の強い製品でに薄型化の１１求が史に強込ものと
なり、椀状のｌ−根度の厚さの半導体ＩｊＭｉｔでにこ
れらの請求に応じることは困難である。
飼えは、従来の半導体ｉｉｗ：、中でも電卓や時針の基
板としてのＰＯＢ（プリント回ｖｔ！基倣）に直音半導
体素子ベレットｌ実装してパッケージｋＡの所定−所に
くぼみＳ（凹部）ｌａｉ形成し、このくぼみｔｅｌｌ　
ｌ　ａ内にベレット２を固層している。
そして、くぼみ悌１ａの崗辺にまで蝙在したリード３と
ベレット２の電極バッドと會ワイヤ４にて接続し、しか
る後Ｋ、ベレット２等會ボッティングしたレジン５にて
パッケージしてｂるものである。この構成によｎＦｉ、
独立してパッケージを行なった半導体装１を會ＰＯＥに
実装するよりも全体に＃＃に形成することができるが、
くぼみ部１ａにおけるＰＯＢの厚さ、ベレット２の岸さ
およびワイヤ４のループに伴なうＰＯＢＩ表１１１ｇ１
ｌ＋のレジン５の鳩さくＪｌさ）の各寸法の和がこのパ
ッケージの全体厚さになるために、その薄型化には自か
ら限界がある。籍に、ワイヤ４のループ形状はワイヤボ
ンダの機構上の理由からその高さを低くすることは困難
なため、ワイヤルーズによるＰＣＢ＆面一１１の埋さの
低減に殆んど不可能である。
同僚なことは、セラミック封止型又はプラスチック期止
型ｋｆ用する通常のパッケージｔＶする半導体装置でも
生じており％例えば、第２図に示す工うにリードフレー
ム６のタブ７にベレット８’ｒｌｉｉｉｌＩ着する一方
、ベレット８とリードフレーム６と？ワイヤ９にて従続
し、七の上でベレしト８等會レジンＩＯＫてモールドし
ているプラスチック刺止型の半導体装置では、ワイヤ９
のループ高さの低減が困難でＴｏシ、このため全体の厚
さの低減の障害になっている。このような場合（前例の
場合も同じであるが）レジンの辱さ【低減させるとワイ
ヤが露出し或いはワイヤか透けて見える等、信頼性や外
観上の点で好ましくない。また、ワイヤループ高さｔ低
くする几めにワイヤループ會下方へ押し潰したシすると
ワイヤ相互の接触【失して短嬶◆故【生じる原因となる
。
更に前記し几各例の−ずれもＰＯＢやタブにベレット全
固層してｂる友め、ベレット−着工数か必！となって作
業工数か比較的に多くなる一方、ＰＯＢやタブとベレッ
トとの熱膨張率の差によってベレットクラックが発生し
易いという問題もある。
したかつて、本発明の目的は、半導体装置庫さ１ｒ＃＜
せしめた構造およびその製造方法【提供することにある
。
さらに、本発明の目的は、半導体ｔ１１から引き比され
るリード縁、すなわちビンの数を多く配設せしめること
に適し几刺止構造体およびその製造方法を提供すること
にある。
本発明に従えば、リード一部材とベレットとｉ電気的接
続させるためのボンディングワイヤにて懸吊支持させた
状態で、パッケージ會行なうように構成する。これによ
って、ワイヤルーズの高さの低敷會可能として装置の薄
型化１を連成することかできる。また％製造工数の低減
ｔ−図ることかできる。さらに、ベレットとリード部材
との接続は。
ワイヤボンティングによるため、多ピン化會実境するこ
とができる。
以下１本発明の半導体装置およびその製法につ込て実施
例會径照にして説明する。
第３図に本発明の代表的な実施例でＦム特にリードｌ１
ｔｌｌｔｔｌＳ材としてＰＣＢ（プリント回１１Ｉ８基
−上に午導体素子ベレット２組込んだ半導体装［１示し
ている。即ち、ＰＣ！Ｂ１１ｆｌ、カラスエポキシ、ポ
リイミド、トリアジン等の材料からｇｐ１薄く慣ｂｙ、
ちれている。七の表面には鋼箔ｔエツチングして作成し
たプリント回路１２１ｆｒ形成し、種々の電子部品ｙｋ
実装し得るようにしている。このＰＯＢｌｌの裏面には
、全体の電子回路の＾わの他の配線路か鏑箔によって形
成されている。また、このＰＯＢｌｌの一部には、電子
回路が集積回路として形成された半導体ベレン）１３１
実装し祷るようにこのベレット１３の形状に応じてそれ
よりも大きな正方形又は長方形の四角形の打抜部１４ｋ
Ｖ＆し、この打抜部１４の周辺には、前記プリントｌ路
１２の一部か接続用のリード１５群として配列されてい
る。そして、第４１５！ｌＩに、七の断面図を示す工う
に、前記ベレット１３げこＯ打抜部１４内罠配設した上
で、その電極パッドと前記り−ド１５との間１ｉＡ７　
。
ムＵなどの金属の極細縁ワイヤ１６にて接続し、しかる
後Ｋ、ベレット１３、リード１５ｔ＃お工ひワイヤ１６
會覆うようにレジン（伺脂）１７にでパッケージする。
こ八によ１りて、ワイヤ１６によって接続されたベレッ
ト１３と基板１１とに、レジン刺止時に予め懸吊さｎた
位置状皇に固層胤持される。丁なわち、本発明に従えば
、ベレット１３の表面、つまり、電極パッドを肩する上
置のｆ１面は、ＰＯＢＩＩの表面、丁なわち、リード１
５群のワイヤ接続部の表面よシも一段下かつ次位置にな
るように、封止レジン１７によって固着保持させらｎる
。
このＩ＃ｊ来ワイヤ１６はｐａＢｌｌｉ１２面上に突出
するループ高さが最小に抑えられ、ループ紮樫うように
設け゛たレジン１７のＰＣＢＣ画表の高さ會格段に低減
することができる。一方、ＰＯＢＩＩのａ＋ｌにおりて
に、レジン１７はベレット１３のｕ＋ｆｆ１ｉＫ−１で
延在され、ベレット１３の裏面にレジン１７にて覆って
いない。したがって、ＰＯＢＩＩＳ面側のパッケージ嶋
さにレジン上膜けていない分たけ低減でさ、パッケージ
の薄層化を更に促進することができる。
ガえＶ工、本実２ｉ！ｌ１ＰＩのパッケージでは全厚さ
ｔＯ１５〜０．７１でｍ成することが可能になる。
次に、以上に述べた半導体装置の製造方法を説明する。
先ず、第５図（Ａ）の工うに、ＰＯＢｌｌにワイヤボン
ダ１８のステージ１９上に置き、所定の位置決め１行な
つｔ上でステージ１９上面に開設した真空吸引孔２０ｔ
−用いてＰＯＢｌｌに一ステージ１９上Ｋｆｉ持させる
。次に１ベレツト１３にコレット（図示されてい逢い）
１澗用して前記ステージ１９上にまで搬送し、同様に位
置決め１行なった後に別系統で形成した真空吸引孔２１
【用いて庫持させる。しかる後に、ワイヤボンダ１８の
ボンディングツール（キャピラリ）２２に作動してベレ
ット１３の電極パッドとＰＯＢＩＩのリード１５との間
にワイヤ１６ｔ−接続する。このワイヤ１６の接続によ
りベレット１３はＰＯＢＩＩＫ懸吊支持され、以後真空
吸引孔２０．２１による固持ｔｍ除してＰＯＢ１１’に
ステージ１９上に持ち上げれはベレット１３もＰＯＢに
一体的に持ち上けられる。
このようにして形成された構体１１次に四重（→のよう
に中央に〈＃宏み＠（凹＠）２３？ｔ−Ｎするテーブル
２４上に載ｔｌＬ、ＰＯＢｌｌｉ−［！Ｉｇ２３周辺で
支持させた状塾でプランジャ２５にてペレット１３’ｒ
押し下げる。これによりワイヤ１６はその内端鉋がベレ
ット１３と共に下方に引張さｎ、そｔｌまでのワイヤル
ープ形状が崩さｎてルーズの頂点位置が下方へ移動し、
ＰＯＢ１１１５ｊ面Ｉｌｌおけるループ高さが低減する
。このとき、ベレット１３にそのＪ１＠の略半分；２ｐ
ｏＢ１１下方へ突出する極度に押し下げるようにするか
、この量はｊ實１ｉｉ１ｅしてもよ（八。２６に真空吸
引孔である。
しかる上で、同図（Ｑのように、構体會ポツテインダス
テージ２７上にＳ載し、打抜１！８１４内にレジン１７
ｉボツテイングする。ボッティング時にはステージ２７
１ｒ介して多少加熱することｔ−要し、かつボッテイン
ダ直後に適買の平板會レジン１７１［押し付けｎｕレジ
ンパッケージ上面會平坦なものにでき、層さのコントロ
ール會容易に行なうことかでさる。
ココテ、ベレット１３やワイヤ１６等會レシン１７ｔｌ
（て：ｇｉａする場合に、第６図に示すように桝体の上
下にこへ會挾むようにモールド型２８．２９ｒ配瞑し、
上睦のモールド型２８の透孔２８巴からレジンＩ’ｌ１
人してこれｔ固める。次組、キャスティング技衝によｐ
好適なパッケージ？４ることもできる。
なお、前記レジン１７はシリコンレシン【含浸させて耐
温性の向上會図るようにすることが好筐しい。
第７図に本発明の他の実施ガ會示す。本実施ガは大略に
お込て前記実施内と構造を同じにしておシ、１１にＰＯ
Ｂ、１３はベレット％　１６はベレット１３とリード１
５と【接続するワイヤ、また１７はこれらｔパッケージ
するためのレジンでめる。そして、本案施［Ｔｏつては
レジン１７の上面に薄板状のキャップ３０１固着してし
る点か罰ガとは相違している。このキャップ３０は金属
材または黒色エポキシ等の不透光性部材ρ・らな９、レ
ジン１７上面にレジンの豪着力によって固着している。
このキγツブ３Ｑｋｔ＆けることによ、す、キャップか
黒色エポキシ材料の場合にはベレットの耐湿性、耐光性
に効果かめシかつワイヤの透け（ワイヤかレジンを透し
て外部から見えること）？防止して外戚を向上させる一
方、キャップ３０が金属の場合にはベレットの静電対策
上有効になるという効果が前述のエポキシの効果に加え
らｎる。また、このようにキャップ３０′に設けること
により、レジン１７の上面の平坦化が容易であり特にパ
ッケージの〜さのコントロールか容易になる。
このパッケージ構造の製造に際しては、第８図に示すよ
うに、前例と同１ａＦＣして形成した構体上にボッティ
ングにてレジン１７に滴下した後レジンが硬化する削に
キャップ３０ｔ−レジン１７上に押し付けるように丁れ
ばよい。これによｐ、キャップ’１９！望位置まで押し
下げればレジンも押し下げらｎてＰＣＢ表面−の厚さか
決定される。キャップ３０はレジン１７によシ接着され
るか、キャップとして金属材料’に＊朗する場合には、
そのキャップの長間に接着絶縁材料１予めコートしてお
くか、キャップの金属材料の表面酸化によって敵化伎脱
層ケ予め形成しておき、ボンディングワイヤ相互（口１
のショート防止対策１行なうことかｉｌましｂｏ ま友、池の方法としては、第９図に水子ように、ワイヤ
ボンディングの完了した構体ｔステージ３１上に載せて
ヒータ３２等にて加熱状塾に２〈−万、キャラ７’３０
には予めその裏面にスクリーン印刷等によってレジン層
１７ム會形成しておき、このキャップ３０’）ｉ−４体
上に豪せてレジン１７Ａｔ−＃融させることによりベレ
ット１３婢ｉｔ−’ジンにて偕うようにする方法がある
。この方法によれば、ｍ述した方法と同様の効果ｔ−庸
すると共に、ボッティング時におけるようなレジン重量
（レジン谷蓋ンのはらつきが殆んど生じることはなく、
均一なレジンのパッケージ構造を祷ることかできる。ま
た。
この方法では構体−の温度管理か容易でおるため常に安
定し九渥度条件でのレジンパッケージかｈ［舵でめり、
歩留の向上を図ることかできる。なお、レジンの必要ｔ
ｔ変化させたｈ場合にに、印刷するレジン層の層さｔ変
えれＦｉよい。
ここで、絹１０図に示すように、落６図に示し７ｔ％の
と同様の形状のキャップ３３ｔ−接着剤等によってＰＯ
ＢＩＩ表面に先に接着しておき、しかる上でキャンプ３
３内に透孔３３ａからレジンを注入してパッケージｋｌ
ｌｌ成するようにしてもよｈｏこの１１成によｎば、キ
ャップ３３自身か外力に強くなるｔめ、ワイヤ１６の外
力による変形に１！効に防止することかできる。
第１１回灯本発明の更に他の実Ｎ例を示し、籍に削配第
７図の実施かＪのものｔ更に薄型化したものである。図
におりて、１１はＰＯＢ、１３はベレット、１６はベレ
ット１３とリード１５と’に接続するワイヤ、ま７Ｃ１
７にこｎらｔパッケージするためのレジン、３０はキャ
ップである。この実歯磨１でに第７図と全く同様にして
パッケージを構成しｆＣ後に、同図に仮想巌にて示すよ
うにベレット１３のｌｓ、面を所定導さだけ研摩してベ
レット１３の全身さ、俟す丁れ龜パッケージの全廖さｔ
低減している。Ｘ１４Ｊでハ０，４諺のベレットを半分
の０．２閣に１で研摩して淳さを低減し、こｎにょクパ
ッケージの全＃σ’ｊ（０，５ｍ以下にすることか可能
にさ１１ている。なお、研Ｊｌ’にベレットの性能？阻
害しなし範囲で進めれば第１２図に示すようにベレット
１３の裏面とＰＯＢ１１ｏＪ１面とｔ面一に形成してＰ
ＯＢＪ１面側へのベレットの突出紫なくし、外観上やＰ
ＯＢ構体の取扱いの点でＭ判になる。
ここで、本ガにおりては１１４図に示しｔようなキャッ
プ１ｒ育しないｌ１ｌＩ成であってもよい。そして、こ
のような構成の場合には、落１３恥に示す製造方法か採
用できる。この方法に同図体］のように、先ずベレット
１３全体【レジン１７Ｂにてパッケージした上で、レジ
ンの嵌置と裏面とｋｌｊＩ図（Ｂ）のように研９ａ１３
４等によって平坦に研削してパッケージの摩さの低敷ｔ
−図るものである。このとき、レジン裏面の研削と同時
にベレット１３のａｍｒ研〜」することになり、前述と
同様にパッケージ全体の岸さの低減１を図ることかでき
る。この場合、上下のレジン會夫々上下に配設した回転
研摩像にて研摩することになるか、このとき、上下の研
摩機の１ｇ１転方同を互に逆向きに丁れは、ベレット１
３ｒ（に無理な研摩抵抗か影魯せず、ベレン）７債傷す
ることはない。
ここで、ベレン）７１面の研摩は前述のような機械的手
段にて行なう代シに化学薬品（エツチング液）音便用し
比化学的研ａｔ利用してもよい。艷に機械的な荒削シの
後に最終的に化学エッチ７７７行なって更に薄＜　ＨＪ
　！り取るよう（してもより０このように化学エツチン
グを行なえはアニール効米が生じ、ベレット内に潜在す
る内部応力′Ｉｋ低減することもできる。
＃［１４図なＬ”ＬｉＣｌ２図は夫々本発明の他の実Ａ
ｌ１−示しており、特にＰＯＢの代りにリードフレーム
、チップキャリアを使用し、ｔ：ａパッケージＣセラミ
ックｒ使柑し九ガである。即ち、＊１４図の実施９１Ｊ
はＰＯＢの代シにリードフレーム３５に使用したもので
あり、リードフレーム３５のインナリード３６とベレッ
ト３７の電極パッドと？ワイヤ３８にて接続してベレツ
）３７’ｉｓ吊支持し、しかる上でベレット３７やイン
ナリード３６、ワイヤ３８にレジン３９にてパッケージ
している。
このパッケージに除しては前記各実施例の場合と同様に
上面を平坦に仕上げ、あるいにキャップ會使用してレジ
ンの薄型処理ＹｒＮＩＪ丁ようにする。なお、リードフ
レーム３５の製造およびパッケージ後の切断処理等は従
来のリードフレーム？使用するプロセスと同様に達成で
きる。本実施例ではフラットパッケージのｆｌ會示して
いるが、デュアルインライン型のパッケージにあっても
同様であり、パッケージ本体部の摩さの低減を図ること
かできる。
第１５図の実Ｊ＠１例はＰＯＢの代ヤにチップキャリア
を使用したもので、特に、ガラスエポキシなどのエポキ
シ系材料にて形成したベース４ｏに銅箔等にてリード４
１を形成する。しかる上で、ベース４０の中央に形成し
た孔４２内にベレット４３【配設してワイヤ４４で接続
しがっこｎｔｍ吊し、しかる上でレジン４５にてパッケ
ージを形成することにより、極めて１ＩＪｒＩｉのチッ
プキャリア型の半導体装置１ｒ４ることかできる。なお
、この場合、リード４１は、ベース４０の上表面のみで
Ｍｉｌｌδせてもよく、を尺、指状にベース４０から突
田させてもよい。
第１６図はセラミックペース４６とキャップ４７とから
なるパッケージ本体と、リードフレーム４８奮用いた構
成であシ、リードフレーム４８にベレット４９ケワイヤ
５０にて接続しかつこＡｔ−懸吊支持すると共に、リー
ドフレーム４８のインナリードとベレットａｔ覆うよう
に前記ペース４６とキャップ４７と？低融点ガラス５１
にて到止している。この構成によれは、リードフレーム
４８にタブｋｌＷ’ｌとしないので省資材の点で有利と
なるが、厚さの低減には限度かあ夛、それよりもむしろ
タフへのベレット付の工程か省略できるだけ組立工数の
低減にＭ効となる。
ここで、前配し几各実？ＩｌＩ例において、リート°圓
部材とベレットの摩嘔や縦横の寸法に図示のものＫＩＮ
可さｎるものではなく、史に薄型のり一ド冑部材やベレ
ット’２使用丁ｎは構成さｎる半導体装置の薄型化？一
層進めることができる。
以上のようＶＣ本発明の半導体ｆｉＩＩｌｉによれは、
リード興１部拐にワイヤ接続し几ベレツ）？このツイヤ
にて懸吊支持してパッケージ１施しているので。
ベレット會リード一部材よりも下方に変位させｎはワイ
ヤを張設状態にしてそのループ貴さの低減ヶ図ることが
できるようにな夛、ワイヤループか障害となっていたパ
ッケージの薄型化ｙ２ｑ牝１ζして半導体装負全体の薄
型化を連成できる。ま友、本発明の半導体装＃はベレッ
トとリード９１部材の接続にワイヤ１用いてワイヤボン
ディング技術によって連成さｎるので、バンプ１ｒ利剛
する構成のものと比較して電極パッドの為密度配置、即
ち多ビン化を促進でき、かつバンブとテープキャリア？
併用したものと比較してベレット寸法の変化に対する実
装の７レキシピリテイが向上できる。史に本発明のもの
でにバンプｔ−ＩＪｂＩ！としな論のでコストの低＊を
自ｐかつ製造の容易化會図って胸造歩ｗｔ向上すること
かできるという効果を奏する。
一方・′！′発明ｅ半導体装置の製造方ｆｆ１Ｋよｎは
・ベレットとペース１１１部材ｔワイヤ譬続してパッケ
ージを行なうので、ベレット付等の作東工機数か多くて
作業の困−な工ｌｉｉを不豊とし、製造工榴数の低減を
図ることができる。また、ワイヤ付の完了したベレット
’２下方に変位させればワイヤ′ｆｒ張役してワイヤル
ープの高さ全低減できるので、薄型半導体装ｉｔを極め
て容易に得ることかできる。
更に、レジン等にてパッケージを形成する場合には、レ
ジンの摩さの！ｌ！ＩＩＭｔ容易に行なうことができる
ので、Ｐ９＋望の厚さの半導体装置の！ｌＩ！造を容易
に行なうことかできるという効果を奏する。
【図面の簡単な説明】
第１スおよび第２必は夫々異なる従来の半導体装置の＃
面図、第３図は本発明の半導体装置の一部破乃ｒ斜視図
、第４図はその断面図、第５図（Ａ）〜（Ｃ１はこの半
導体装置の製造方法會貌明するための工根図、第６図に
池の製造方法″を説明するだめの断面図、第７図は他の
実施例の半導体装置の１！ｉＩＴ面図、第８図および第
９因にこの半導体装置の夫々真なる製造方法？説明する
友めの図、第１０図なりし第１２図框夫々異なる池の実
施例の半導体装置の断面図、第１３図体〕、Φ）は更に
他の実ＮＩ例の半導体装置の製造方法を示す図と完成さ
れた構成図、ｌＫ１４図および第１５図はリード冑部材
會夫々リードフレーム、チップキャリアにし几実ＮＮの
断面図、第１６図はパッケージにセラミックを使用した
実施例の断面図である。 １１・・・ＰＯＢ、１２・・・プリント回路、１３・・
・ベレット、１４・・・打抜部、１５・・・リード、１
す・・・ワ（−？、１７．１７ム、１７Ｂ・・・レジン
、１８・・・ワイヤボンダ、１９・・・ステージ、２０
．２１・・・真空吸引孔、２２・・・ボンディングツー
ル、２５・・・プランジャ、２８・・・上型％　２９・
・・下製、３０・・・キャップ、３３・・・キャップ、
３４・・・研摩機、３５・・・リードフレーム、３７・
・・ベレット、３８・・・ワイヤ、３９・・・レジン、
４０・・・チップキャリア、４３・・・ベレット、４４
・・・ワイヤ、４５・・・レジン、４６・・・セラミッ
クベース、４７・・・セラミックキャップ、４８・・・
リードフレーム、４９・・・ベレット。 第　　５　　図 第　　６　　図 第　　７　図 第　　８　　図 第　　９　　図 １ゲ１ 、、／２ 第１０図 ／Ｊ 第１１図 第１２図 第１３図 ＼ ４

Claims (1)

  1. 【特許請求の範囲】 １、それぞれがワイヤ接続部ｔ？有し％該ワイヤ接続部
    の表面か実質的に同一平面上に位置するように配役さｎ
    ７ｔＭ数のリード部材と、前記リード世相に＠接して配
    設さｔ、上衣面か前記リード部材のワイヤ接続部の前記
    裸面より下方に位置する工うに位置きｎ九半導体素子ベ
    レットと、前記リード部材のワイヤ接続部に一部が接続
    され、他漏か前記半導体素子ベレットの上ＲｍＫ＊続さ
    ｔ′した僚数の金属ワイヤと、前記リード部材のワイヤ
    接続Ｓおよび前記半導体ベレットの少なくとも前記上衣
    面を包囲するように位置し、かつ前記半導体素子ベレッ
    ト會前記リード部材に対して上記し几ような下方位置関
    係に固着保持せしめてなるレジン刺止体とゲ肩し、前記
    半導体素子ベレットは１！０配金属ワイヤのみによって
    電気的接続されてなること′ｔ−特似とする半導体装置
    。 ２、ｆｊｌＦ牛１４俸素子ベレットの上衣面に、別記レ
    ジン刺止体から露出されてなること１％像とする脣許帽
    求の範囲第１項記載の半導体装置。 ３、前記レジン刺止体の表面ＷＡＫは前記半導体素子ベ
    レットの上聚面を覆うようにキャップか配設されてなる
    ことｔ特徴とする特許請求のｍ囲第１項又は第２ＪＪｉ
    記載の半導体装置。 ４、前記リード部材かプリント回路基板であシ、このプ
    リント回路基板に形成した打抜部内に前記ベレットが配
    役さｔ、かつ前記プリント回ｗ１基板の表面に設は定配
    細路の一部を前記ワイヤ接続部として便用してなる特許
    請求の範囲第１項ないし第３ＪＪｏｌｘずれかに記載の
    半導体装置。 ５、基板やリードフレーム等のリード部材に対して半導
    体素子ペレットヲ位置決めし、前記リード部徊と前記半
    導体素子ベレットとをワイヤ接続した後４’ｉ！：、　
    Ｉ！ｔｉｌｅワイヤにて懸吊支持さｔた罰配半辱俸素子
    ベレット會パッケージする半導体装置の製造方法。 ６、前記半導体素子ベレットとリード部材とのワイヤ接
    続後に、１＃記半導体素子ベレット’２下方に変位させ
    る特許請求の範Ｆ！！３第５項記載の半導体装置の製】
    前方法。 ７、　レジン全ボッティングして前記半導体素子ベレッ
    トのパッケージｉ行なう特許請求の範囲第５項又は第６
    項記載の半導体装置の製造方法。 ８、　レジン全ボッティングした後にレジンの上面にキ
    ャップｋＷせ、このキャップを押し下げてレジン上面高
    さ？設定すると共にキャップｔレジン上面に一体に取着
    する特許請求の範囲第７項記載の半導体装置の製造方法
    。 ９　レジンをボッティング等によシ前記半導体素子ベレ
    ット全パッケージした後、レジンの上面と下面とを研摩
    削成してパッケージ厚さ會所望量に設定する特許請求の
    範囲第７項記載の半導体装置の製造方法。 １０　レジンのパッケージ完了後に前記半導体素子ベレ
    ット裏面？研削する特許請求の範囲第６項なしし第９項
    のいずれかに記載の半導体装置の製造方法。 １１、ｊｊｉＪ紀リード部材と罰配牛導体素子ベレット
    と全ワイヤボンダのボンディングステージ上に真空吸着
    させて位置決めおよび仮固定を行なう特許請求の範囲＠
    ５項記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02134852A (ja) * 1988-11-15 1990-05-23 Nec Corp 樹脂封止型半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS554942A (en) * 1978-06-26 1980-01-14 Seiko Epson Corp Semi-conductor package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS554942A (en) * 1978-06-26 1980-01-14 Seiko Epson Corp Semi-conductor package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02134852A (ja) * 1988-11-15 1990-05-23 Nec Corp 樹脂封止型半導体装置

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