JPS58173868A - Ｍｏｓ形電界効果トランジスタ - Google Patents
Ｍｏｓ形電界効果トランジスタInfo
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- JPS58173868A JPS58173868A JP5867282A JP5867282A JPS58173868A JP S58173868 A JPS58173868 A JP S58173868A JP 5867282 A JP5867282 A JP 5867282A JP 5867282 A JP5867282 A JP 5867282A JP S58173868 A JPS58173868 A JP S58173868A
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- gate width
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯ８形電界効果トランジスタに関し、特
にＭＯ８形電界効果トランジスタの飽和ドレイン電流（
ＩＤ８１）′１を精度よくコントロールすることができ
るようにしたＭＯ８形電界効果トランジスタに関するも
のである。
にＭＯ８形電界効果トランジスタの飽和ドレイン電流（
ＩＤ８１）′１を精度よくコントロールすることができ
るようにしたＭＯ８形電界効果トランジスタに関するも
のである。
まず、第１図（ａ） 、 （ｂ）によって従来のＭＯ
８形電界効果トランジスタ（以下、ＭＯＳ−ＦＥＴと称
ｆ）の動作原理を簡単に説明する。
８形電界効果トランジスタ（以下、ＭＯＳ−ＦＥＴと称
ｆ）の動作原理を簡単に説明する。
＃Ｉ１図（ａ）は従来のＭＯＳ−ＦＥＴのパターン図で
あり、第１図（ｂ）は第１図（ａ）のＡ−Ａ’線での断
面拡大図である。これらの図′で、１は第１導電形の半
導体基板、２はドレイン領域、３はソース領域、４はゲ
ート酸化膜、５はドレイン電極、６はソース電極、１は
ゲート電極、８はチャネル領域である。ここで、Ｗ′は
単位ＦＥＴのゲート幅であり、Ｌはソース・ドレイン間
隔である。
あり、第１図（ｂ）は第１図（ａ）のＡ−Ａ’線での断
面拡大図である。これらの図′で、１は第１導電形の半
導体基板、２はドレイン領域、３はソース領域、４はゲ
ート酸化膜、５はドレイン電極、６はソース電極、１は
ゲート電極、８はチャネル領域である。ここで、Ｗ′は
単位ＦＥＴのゲート幅であり、Ｌはソース・ドレイン間
隔である。
ＭＯＳ−ＦＥＴ本体のゲート幅Ｗは第（１）式で表わさ
れる。すなわち、 Ｗ ＝ ｎ Ｘ Ｗ’・・・・・・−・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・（
１）ここでｎ：単位ＦＥＴのゲート電極希１の本数（第
１図（ａ）の場合ｎ ＝ ５本）このＭＯＢ−ＦＥＴは
、ソース領域３とゲート電極１間に逆バイアスを印加し
、ゲート酸化膜４を介して半導体基板１表面にチャネル
領域８ン形成する。あるいはすでにチャネル領域８が形
成されておれば、チャネル高さａｇ変化させることに工
９、ソース領域３とドレイン領域２間のコノダクタンス
を変化させて動作する電圧駆動形の蛇動素子である。か
か６Ｍ０８−ＦＥＴのドレイン電流（ＩＤＩ）は第（２
）式で与えられる。
れる。すなわち、 Ｗ ＝ ｎ Ｘ Ｗ’・・・・・・−・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・（
１）ここでｎ：単位ＦＥＴのゲート電極希１の本数（第
１図（ａ）の場合ｎ ＝ ５本）このＭＯＢ−ＦＥＴは
、ソース領域３とゲート電極１間に逆バイアスを印加し
、ゲート酸化膜４を介して半導体基板１表面にチャネル
領域８ン形成する。あるいはすでにチャネル領域８が形
成されておれば、チャネル高さａｇ変化させることに工
９、ソース領域３とドレイン領域２間のコノダクタンス
を変化させて動作する電圧駆動形の蛇動素子である。か
か６Ｍ０８−ＦＥＴのドレイン電流（ＩＤＩ）は第（２
）式で与えられる。
Ｃ，！−μ・Ｗ
Ｉｏ＊ ＝ （（Ｖｓ Ｖｔｈ ） ＶＤ−±
Ｖｏ ）−−ｉ２１−Ｔｏｘ２ ε。Ｘ；酸化膜の導電率 μ ；電子の移動度Ｗ ；
ゲート幅 ＴＯＸｓ酸化膜の厚さＬ ；チャネ
ル長さ Ｖｔｈ；Ｌきい電圧■。；ゲート電圧
ｖＤ； ドレイン電圧ここで、しきい電圧Ｖｔｋ
は半導体基板１１Ｃ対しては少数キャリアである可動な
電子を表面に＃起するのに必要な最小のゲート電圧で表
わされて下記第（３）式のとおりとなる。
Ｖｏ ）−−ｉ２１−Ｔｏｘ２ ε。Ｘ；酸化膜の導電率 μ ；電子の移動度Ｗ ；
ゲート幅 ＴＯＸｓ酸化膜の厚さＬ ；チャネ
ル長さ Ｖｔｈ；Ｌきい電圧■。；ゲート電圧
ｖＤ； ドレイン電圧ここで、しきい電圧Ｖｔｋ
は半導体基板１１Ｃ対しては少数キャリアである可動な
電子を表面に＃起するのに必要な最小のゲート電圧で表
わされて下記第（３）式のとおりとなる。
Ｑａｇ Ｑｓｃ
Ｖｔｈ ”φ、、−−−−＋２φ、・・・・・・・・・
・・・（３）ｏＣ０ ここで、φ、ｌｌＩ；ゲート電極１の金属と半導体基板
１の半導体の仕事関数差 Ｑｌ；表面状態電荷 Ｑｓｃ ；表面の空乏層の空間電荷 φ、；７エルミ本位 Ｃ０；容量、Ｃ０＝ε。ｘ／Ｔ、ｘ 飽和ドレイン電流（Ｉ□、）はゲート電圧０（ｖ）のと
きのドレイン電流（Ｉ工）で表わされるが、第ｆｉ＋式
および第（２１式かり明らかなように、しきい電圧ＶＬ
ｈの値により大きく変化ｆる。ＶｔｈはＱｏの影響ケ大
きく受けるが、ＱｓｓはＳｉｎ、中のＮ＆イオン等の汚
染、Ｓｉｎ、−シリコン（Ｓｔ ）界面状態、あるいは
焼なまし等によって影響され、ＭＯＳ−ＦＥＴの製造に
おいては鍛も制御が峻しいパラメータである。したがっ
て、ＭＯＳ−ＦＥＴの特性においては、Ｉｔｌｍｌのフ
ントロールが非常に難しい上に、Ｉ□、は電極形成後で
なければ測定できず、−万、電極形成後はＩＤｌ１’ｌ
？性の修正が不可能であるという欠点がある。このため
に、Ｉ工、のコントロールがＭＯＳ−ＦＥＴの製造の歩
留りに最も大きな影＃を与えていた。またさらに、この
ＭＯＳ−ＦＩＴを２個ベアで差動増−等にデュアルＦＥ
Ｔとして使う場合におい℃は、２個のＭＯＳ−ＰＥＴの
Ｉ Ｄｌ１１％性がよくそろっている必要がある。しか
し、前述のよ５ＫＭＯ８−ＦＥＴのＩＯ，。
・・・（３）ｏＣ０ ここで、φ、ｌｌＩ；ゲート電極１の金属と半導体基板
１の半導体の仕事関数差 Ｑｌ；表面状態電荷 Ｑｓｃ ；表面の空乏層の空間電荷 φ、；７エルミ本位 Ｃ０；容量、Ｃ０＝ε。ｘ／Ｔ、ｘ 飽和ドレイン電流（Ｉ□、）はゲート電圧０（ｖ）のと
きのドレイン電流（Ｉ工）で表わされるが、第ｆｉ＋式
および第（２１式かり明らかなように、しきい電圧ＶＬ
ｈの値により大きく変化ｆる。ＶｔｈはＱｏの影響ケ大
きく受けるが、ＱｓｓはＳｉｎ、中のＮ＆イオン等の汚
染、Ｓｉｎ、−シリコン（Ｓｔ ）界面状態、あるいは
焼なまし等によって影響され、ＭＯＳ−ＦＥＴの製造に
おいては鍛も制御が峻しいパラメータである。したがっ
て、ＭＯＳ−ＦＥＴの特性においては、Ｉｔｌｍｌのフ
ントロールが非常に難しい上に、Ｉ□、は電極形成後で
なければ測定できず、−万、電極形成後はＩＤｌ１’ｌ
？性の修正が不可能であるという欠点がある。このため
に、Ｉ工、のコントロールがＭＯＳ−ＦＥＴの製造の歩
留りに最も大きな影＃を与えていた。またさらに、この
ＭＯＳ−ＦＩＴを２個ベアで差動増−等にデュアルＦＥ
Ｔとして使う場合におい℃は、２個のＭＯＳ−ＰＥＴの
Ｉ Ｄｌ１１％性がよくそろっている必要がある。しか
し、前述のよ５ＫＭＯ８−ＦＥＴのＩＯ，。
は、多くのパラメータの影響を受は不安定であり、単体
の場合エリ影響が大きく、なかなかベア特性の良好なデ
ュアルＦＥＴが得らハ今ないという欠点があった。
の場合エリ影響が大きく、なかなかベア特性の良好なデ
ュアルＦＥＴが得らハ今ないという欠点があった。
この発明は、かかる欠点にかんがみなされたもので、Ｍ
ＯＳ−ＦＥＴの電極形成後にゲート＠Ｗを太き（か、あ
るいは小さくなるように修正することＫより、ＩＤ■の
フントロールを可能にしたＭ２Ｓ−ＦＥＴを提供しよう
とするものである。以下、この発明についてゲート幅Ｗ
ｋ小さくする実施例とゲート幅Ｗを大きくする実施例に
つい℃、それぞれ第２＠と第３図（＆） 、 （ｂ）
によって拝細に説明てる。
ＯＳ−ＦＥＴの電極形成後にゲート＠Ｗを太き（か、あ
るいは小さくなるように修正することＫより、ＩＤ■の
フントロールを可能にしたＭ２Ｓ−ＦＥＴを提供しよう
とするものである。以下、この発明についてゲート幅Ｗ
ｋ小さくする実施例とゲート幅Ｗを大きくする実施例に
つい℃、それぞれ第２＠と第３図（＆） 、 （ｂ）
によって拝細に説明てる。
第２図はこの発明の一実施例〉丞す平面図である。この
図において、第１図（ａ）と異なるところは、多数のド
レイン電圧２に対ｊるドレイン電極５の共通接続部に可
断部１０’ｔ−設け、この可断部１０の先にドレイン領
域２′ヲ接続した点である。
図において、第１図（ａ）と異なるところは、多数のド
レイン電圧２に対ｊるドレイン電極５の共通接続部に可
断部１０’ｔ−設け、この可断部１０の先にドレイン領
域２′ヲ接続した点である。
この例では、ドレイン電極５および可断部１０ともアル
ミニウム（ＡＩ ）からなり、可断部１０の幅を狭くし
ている。
ミニウム（ＡＩ ）からなり、可断部１０の幅を狭くし
ている。
この工５な構造のＭＯＳ−ＦＥＴにおいては、ドレイン
領域２，２′は電気的に接続されているため、このＭＯ
Ｓ−ＦＥＴ本体のゲート幅Ｗは、第１図（ａ）のものと
同様にＷ＝５Ｗ’（Ｗ’＝単位ＦＥＴのゲート幅）とな
っている。しかし、かかる構造のＭＯＳ−ＦＥＴは、電
極形成後のクエハ状態での特性チェック工程（ウェー・
テスト工程）と、ＩＤ０％性を改善するための操作を行
うことができる。もちろん、１０８８％性が良品であれ
は、以下の操作は行わな（てもよい。
領域２，２′は電気的に接続されているため、このＭＯ
Ｓ−ＦＥＴ本体のゲート幅Ｗは、第１図（ａ）のものと
同様にＷ＝５Ｗ’（Ｗ’＝単位ＦＥＴのゲート幅）とな
っている。しかし、かかる構造のＭＯＳ−ＦＥＴは、電
極形成後のクエハ状態での特性チェック工程（ウェー・
テスト工程）と、ＩＤ０％性を改善するための操作を行
うことができる。もちろん、１０８８％性が良品であれ
は、以下の操作は行わな（てもよい。
Ｉｏｓｓ＃Ｊ定の結果、ＩＤｌ−が選別値より大きいＩ
ＤＩＩ大の不良品であれば、可断部１０をレーザ光線等
で切断する。あるいは、ドレイン電極５とドレイン電極
５′の間にプルーグを当て、入電ｆｉをドレイン電極５
と５′間に流すことにより、可断部１．０を電気的に切
断する等の方法により、図中右側のドレイン領域２’Ｙ
ＭＯ８−ＦＥＴ本体から電気的に分離する。
ＤＩＩ大の不良品であれば、可断部１０をレーザ光線等
で切断する。あるいは、ドレイン電極５とドレイン電極
５′の間にプルーグを当て、入電ｆｉをドレイン電極５
と５′間に流すことにより、可断部１．０を電気的に切
断する等の方法により、図中右側のドレイン領域２’Ｙ
ＭＯ８−ＦＥＴ本体から電気的に分離する。
また、デュアルＦＥＴの場合は、２個のＭＯＳ−ＦＥＴ
のペア特性が不良であれば、Ｉ Ｏａｍの大きい方のＭ
ＯＳ−ＦＥＴに対して同じ操作を行い、可断部１０に切
断するとよい。この右側のドレイン領域２′が分離され
ると、このドレイン領域２′を含んで構成される単位Ｆ
ＥＴは、ＦＩＴとして寄与しな（なる。したがって、Ｍ
ＯＳ−ＦＥＴ本体のゲート幅Ｗは、第２図の場合、Ｗ＝
４ＸＷ’となり、単位ゲート幅Ｗ′だけ小さくなる。そ
の結果、ＭＯＳ−ＦＥＴのＩ□、大の不良品を良品に変
更することが可能となる。
のペア特性が不良であれば、Ｉ Ｏａｍの大きい方のＭ
ＯＳ−ＦＥＴに対して同じ操作を行い、可断部１０に切
断するとよい。この右側のドレイン領域２′が分離され
ると、このドレイン領域２′を含んで構成される単位Ｆ
ＥＴは、ＦＩＴとして寄与しな（なる。したがって、Ｍ
ＯＳ−ＦＥＴ本体のゲート幅Ｗは、第２図の場合、Ｗ＝
４ＸＷ’となり、単位ゲート幅Ｗ′だけ小さくなる。そ
の結果、ＭＯＳ−ＦＥＴのＩ□、大の不良品を良品に変
更することが可能となる。
第３図（ａ）、 （ｂ）はこの発明の他の実施例を示
すもので、ゲート幅Ｗ）ｋ大きくできる実施例の平面図
と、そのＢ−Ｂ’線による断面拡大図であり、第１図と
異なる点は、各ドレイン領域２を共通接続する部分の一
部分に、操作によつ℃電気的に接続可能な可振部１１を
設け、この接続可能な可振部１１′ｌｋ介してドレイン
領域２′を接続できるようにした点である。なお、１２
は第２導電形領域、１３は前記第２導電形領域１２内に
形成された第１導電形領域％１４はＰＮ接合である。
すもので、ゲート幅Ｗ）ｋ大きくできる実施例の平面図
と、そのＢ−Ｂ’線による断面拡大図であり、第１図と
異なる点は、各ドレイン領域２を共通接続する部分の一
部分に、操作によつ℃電気的に接続可能な可振部１１を
設け、この接続可能な可振部１１′ｌｋ介してドレイン
領域２′を接続できるようにした点である。なお、１２
は第２導電形領域、１３は前記第２導電形領域１２内に
形成された第１導電形領域％１４はＰＮ接合である。
この例では第３図（ｂ）に示すように、ＰＮ接合１４Ｙ
利用してＰＮ接合１４の逆バイアスとなるようにドレイ
ン電極５と５’Ｙ形成し、通常はＰＮ接合１４によって
電気的に分離された状態になってい心。この場合、ＭＯ
Ｓ−ＦＥＴ本体のゲート幅Ｗは、Ｗ−５×Ｗ′となって
ぃ６゜ＭＯＳ−ＦＥＴのウェハテストの結果、ＩＤＩＩ
が選別値より小さいＩ□８小の不良であれば、可振部１
１にレーザ光−等ン当てＰＮ接合１４Ｙ破壊する。この
ようにすれば、ドレイン電極５とドレイン電極５′は′
１気的に接続され、ドレイン領域２′で構成される単位
Ｆ Ｅ Ｔ カ寄与１６．Ｃうになり、ＭＯＳ−ＦＥＴ
のゲート幅ＷはＷ＝６ＸＷ’となる。これらの操作の結
果、ＭＯＳ−ＦＥＴ本体のＩＤＩｇは太き（なり、不良
品な良品に変更することができる。
利用してＰＮ接合１４の逆バイアスとなるようにドレイ
ン電極５と５’Ｙ形成し、通常はＰＮ接合１４によって
電気的に分離された状態になってい心。この場合、ＭＯ
Ｓ−ＦＥＴ本体のゲート幅Ｗは、Ｗ−５×Ｗ′となって
ぃ６゜ＭＯＳ−ＦＥＴのウェハテストの結果、ＩＤＩＩ
が選別値より小さいＩ□８小の不良であれば、可振部１
１にレーザ光−等ン当てＰＮ接合１４Ｙ破壊する。この
ようにすれば、ドレイン電極５とドレイン電極５′は′
１気的に接続され、ドレイン領域２′で構成される単位
Ｆ Ｅ Ｔ カ寄与１６．Ｃうになり、ＭＯＳ−ＦＥＴ
のゲート幅ＷはＷ＝６ＸＷ’となる。これらの操作の結
果、ＭＯＳ−ＦＥＴ本体のＩＤＩｇは太き（なり、不良
品な良品に変更することができる。
以上のような操作は、マイコン付きのプルーバ−とテス
タを使うことによりコンピュータ制御で短時間に行うこ
とができる。
タを使うことによりコンピュータ制御で短時間に行うこ
とができる。
なお、上記各実施例では、ゲート幅Ｗを大きくする方法
と小さくする方法とｔ別々に説明したが、両方を同時に
適用すればさらに大きな効果を得ることができるのはも
ちろんである。
と小さくする方法とｔ別々に説明したが、両方を同時に
適用すればさらに大きな効果を得ることができるのはも
ちろんである。
また、上記実施例では、単位ＦＥＴ １個で電気的に分
離したり、接続したりする例について説明したが、単位
ＦＥＴの複数個に同様の操作を行っても同じ効果が得ら
れるのはもちろんである。
離したり、接続したりする例について説明したが、単位
ＦＥＴの複数個に同様の操作を行っても同じ効果が得ら
れるのはもちろんである。
さらに、ドレイン電極５のみならすソース電極６につい
ても同様に共通接続部の一部に、ソース電極６の形成後
に分離可能な可断部あるいは接続可能な可振部を設ける
ようにしてもよい。そして場合により、ドレイン電極５
とソース電極６０両方に可断部あるいは／および可ｔｆ
ｌ１ｗ設けてもよい。
ても同様に共通接続部の一部に、ソース電極６の形成後
に分離可能な可断部あるいは接続可能な可振部を設ける
ようにしてもよい。そして場合により、ドレイン電極５
とソース電極６０両方に可断部あるいは／および可ｔｆ
ｌ１ｗ設けてもよい。
以上説明したように、この発明は、ソース電極、ドレイ
ン電極の少な（とも−万に可断部あるいは／および可振
部を設けたので、電極形成後に１．、。
ン電極の少な（とも−万に可断部あるいは／および可振
部を設けたので、電極形成後に１．、。
をコントロールすることができる。そのため、大幅に歩
留りを向上させることができる。しかも、コントロール
の操作もコンピュータ１１１１１１でウェハテストと同
時に行うことができるので、人手および時間を従来に比
べはとんと増加させることなく行うことができる利点を
有する。
留りを向上させることができる。しかも、コントロール
の操作もコンピュータ１１１１１１でウェハテストと同
時に行うことができるので、人手および時間を従来に比
べはとんと増加させることなく行うことができる利点を
有する。
第１図（ａ）は従来のＭＯＳ−ＦＥＴのパターン図、第
１図＜ｂ）は第１図（ａ）のＡ−Ａ’線における彬ｆ面
拡大図、第２図はこの発明の一実施例を示すパターン図
、第３図（ａ） 、 （ｂ）はこの発明の他の実施例
を示すもので、第３図（１ｋ）はパターン図、第３図（
ｂ）は第３図（＆＞のＢ−Ｂ’線における断面拡大図で
ある。 図中、１は第１導電形の半導体基板、２．２′はドレイ
ン領域、３はソース領域、４はゲート酸化膜、５，５′
はドレイン電極、６はソース電極、７をエゲート電極、
８はチャネル領域、１０は可断部、１１は可振部、１２
は第２導電形領域、１３は第２導電形領域内に形成され
た第１導電形領域、１４はＰＮ接合である。なお、図中
の同一符号は同一または相当部分な示す。 第１図 （ａ） 第２図 第３図 （ａ） 手続補正書（自発） 特許庁長官殿 １、小作の表示 特願昭 ５？−！１ｌＮＩ？２
号２、発明の名称 ＭＯＢ形電界効果トランジ
スタ３、 補正をする者 ４、代理人 図面 ６、補正の内容 図面第１図（ａ）、第２図及び第３図（ａ）を別紙のよ
うに補正する。 以上 第１図（ａ） 第２図 第３図（ａ）
１図＜ｂ）は第１図（ａ）のＡ−Ａ’線における彬ｆ面
拡大図、第２図はこの発明の一実施例を示すパターン図
、第３図（ａ） 、 （ｂ）はこの発明の他の実施例
を示すもので、第３図（１ｋ）はパターン図、第３図（
ｂ）は第３図（＆＞のＢ−Ｂ’線における断面拡大図で
ある。 図中、１は第１導電形の半導体基板、２．２′はドレイ
ン領域、３はソース領域、４はゲート酸化膜、５，５′
はドレイン電極、６はソース電極、７をエゲート電極、
８はチャネル領域、１０は可断部、１１は可振部、１２
は第２導電形領域、１３は第２導電形領域内に形成され
た第１導電形領域、１４はＰＮ接合である。なお、図中
の同一符号は同一または相当部分な示す。 第１図 （ａ） 第２図 第３図 （ａ） 手続補正書（自発） 特許庁長官殿 １、小作の表示 特願昭 ５？−！１ｌＮＩ？２
号２、発明の名称 ＭＯＢ形電界効果トランジ
スタ３、 補正をする者 ４、代理人 図面 ６、補正の内容 図面第１図（ａ）、第２図及び第３図（ａ）を別紙のよ
うに補正する。 以上 第１図（ａ） 第２図 第３図（ａ）
Claims (1)
- 下部ゲート領域となる第１導電形の半導体基板、この半
導体基板の表面部に間隔ｖｔいて交互に複数個設けられ
た第２導電形を有すΦソース領域およびドレイン領域、
このソース領域とドレイン領域間の前記半導体基板上に
絶縁膜を介して設けられた上部ゲート電極、前記各ソー
ス領域同士および前記各ドレイン領域同士をそれぞれ共
通接続するソース電極およびドレイン電極な備えてなる
ＭＯ８形電界効果トランジスタにおいて、前記ソース電
極およびドレイン電極の少なくとも一方の前記共通接続
部の一部に、前記各電極形成後に電気的に分離可能な可
断部あるいは／および電気的に接続可能な可接部を設け
たことな特徴とするＭＯ８形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5867282A JPS58173868A (ja) | 1982-04-06 | 1982-04-06 | Ｍｏｓ形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5867282A JPS58173868A (ja) | 1982-04-06 | 1982-04-06 | Ｍｏｓ形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58173868A true JPS58173868A (ja) | 1983-10-12 |
Family
ID=13091068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5867282A Pending JPS58173868A (ja) | 1982-04-06 | 1982-04-06 | Ｍｏｓ形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58173868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2653277A1 (fr) * | 1989-10-17 | 1991-04-19 | Thomson Composants Microondes | Circuit integre logique, a temps de basculement reglable. |
| JPH05175497A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | 半導体トランジスタチップ |
-
1982
- 1982-04-06 JP JP5867282A patent/JPS58173868A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2653277A1 (fr) * | 1989-10-17 | 1991-04-19 | Thomson Composants Microondes | Circuit integre logique, a temps de basculement reglable. |
| JPH05175497A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | 半導体トランジスタチップ |
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