JPS58169390A

JPS58169390A - バツフア記憶の書込み方法

Info

Publication number: JPS58169390A
Application number: JP58039321A
Authority: JP
Inventors: ヘンリ−・バ−スレイ・サ−ド; レオ・ジヨン・ハスブルツク
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1982-03-29
Filing date: 1983-03-11
Publication date: 1983-10-05
Also published as: EP0090137A3; EP0090137A2; JPS6145269B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は複数の中央処理ユニツ）（ＣＰＵ）とその共有
デバイスとの５間に設けられ且つ線形的にアドレスされ
るバッファ記憶の非連続ブロックヘカウント・キー・デ
ータ（ＣＫＤ）方式の定様式可変長レコードを同期的に
薔込むことに係る。

〔背景〕

Ｃｏｆｆｍａｎ　ｅｔ　ａｌ　：　”Ｏｐｅｒａｔｉｎ
ｇ　ＳｙｓｔｅｍｓＴｈｅｏｒｙ”、１９７！ｌ、ｐｐ
、２２４−２２７には、複数のメツセージを一連の連係
セルとして記憶し、所与のメツセージが除去された場合
はそのセルを使用可能スペース・リストへ戻すようにし
た動的連係リストが開示されている。また、Ｌｉ５ｔｅ
ｒ：”Ｆｕｎｄａｍｅｎｔａｌｓ　ｏｆ　Ｏｐｅｒａｔ
ｉｎｇ　Ｓｙｓｔｅｍｓ’。

１９７９、ｐｐ、５２−５７には、−使用可能なスペー
スのサブセットを、ネストされた最悪の基準又は最適の
基準に応じて、データ・セットへ割当てるようにした非
ページ配置方式が開示されている。代替的に、スペース
の断片化はコンパクション（詰め直し）によって管理さ
れる。つまり、成る情報セグメントが除去される場合、
゛使用可能なスペースが連続的になるように残りのセグ
メントが連続的に再書込みされるのである。こうすると
、バツファへ誉込みアクセスを行うたびにリストを探索
する。ことが不要になる。　Ｌｏｒｉｎ　ｅｔ　ａｌ：
”　Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍｓ”、　Ａｄｄ
ｉａｏｎ−Ｗｅｓｌｅｙ。

１９８１、ｐｐ、２８５−２９０には、使用可ｎヒブロ
ックヲ示すベクトルについてテスト設５１ｔ（ＴＥＳＴ
　ＡＮＤＳＥＴ）動作を実行することにより、スペース
に対し待ち行列を強制するようにした一定サイズ・ブロ
ックの割当方式が開示されている。また米国特許第４０
７４２５４号には、リフレッシュ・バッファに記憶され
た複数の活動イメージ・アレイを連鎖するための第１の
連係リストに加えて、使用可能なサブアレイを指定する
第２の連係リストを使用することにより、ビデオ表示ス
クリーンに描写された情報を有効に圧縮することが開示
されている。

〔発明の概賛〕、□；：：本発明によって解決される技術課題は、ｃＫＤ方式の定
様式可変長レコードを、線形的にアドレスされるバッフ
ァ記憶の非連続ブロックベ書込むことに係る。本発明に
よれは、一定のブロックから成るバッファ記憶に文字ス
トリングを畳込んでいる間に、そのブロック境界でバッ
ファ記憶ブロックの同期的な使用可能性が保証される。

こうするため、畳込み前に一ブロック使用可能ベクトル
（ｂｌｏｃｋ　ａｖａｉｌａｂｉｌｉｔｙ　ｖｅｃｔｏ
ｒ）ｙ！／修正しそしてこのベクトルのコピーを使用し
てバッファ・アドレス・レジスタの内容な書込み時間に
変更することが行われる。

本発明の方法は書込み前に行われる複数のステップ、す
なわち（ａ）レコード・カウント・フィールド又は他の
情報に基いて必要な記憶ブロックの数を確認すること、
（ｂ）必要な使用性能ブロックが割当てられるまで共通
に記憶されたバッファ・ステータス・マツプからプロレ
フ使用可能ベクトルを形成すること、（Ｃ）書込み時間
にはブロック使用可能ベクトルのピット・パターンに対
応するアドレスで以てバッファ・・アドレス・レジスタ
の内容をブロック境界において変更すること、を含む。

先行技術は、現ブロックが使い尽される時間に、次の使
用可能ブロックを識別することに係る。併しながら、先
行技術は本発明のようにバッファ・アドレス・レジスタ
とストリーム・レコードとの間のバイト同期を使用して
おらず、従って薔込みの前にレコード全体に対する使用
可能性を決定しなければならない。

〔実施態様の説明〕

アクセス一般従来においても、直接アクセス記憶デバイス（ＤＡＳＤ
、）を共有する複数のＣＰＵ間で可変長レコードのデー
タ・ストリーミングが行われていたが、これに伴ない限
られた容量の中間バッファ記憶が使用されていたにすぎ
ない。従って、ＣＰＵ／デバイスの接続問題に注意が集
中されていた。

たとえば、米国特許第５７．２５８６４号には、所与の
ＣＰＵと記憶デバイスのアクセスされた記憶位置との間
でデータを転送するにあたり、チャネル並びに一方では
該チャネルと非同期的に通信し且つ他方では選択された
記憶デバイスと通信する制御ユニットを含むような物理
的接続通路を使用することが記述されている。また米国
特許第４２０７６０９号には、チャネル／デバイス・イ
ンタフェースの側に設けられた複数組の通路を動的に割
当てることが記述されている。かくて、各ＣＰＵ　　′
は第１のチャネルを介して所与のデバイスを予約するこ
とができ、そして第２のチャネルを介してこのデバイス
の入出力動作を開始させることができる。もし第１のチ
ャネルが使用中であれば、前記米国特許第３７２５８６
４−号のようにこのチャネルが使用可能となるまで待機
することなく、所望のＩ１０動作を直ちに開始させるこ
とができる。

最近のように技術の進歩によってランダム・アクセス・
メモリ（ＲＡＭ）のコストが著しく減少した状態では、
使用可能性に着いて資源を動的に割当てるという方式は
、複数のＣＰＵとＤＡＳＤの如き共有デバイスとの間に
共有バッファ記憶を設けるという点まで、従来の通路予
約及び再接続方式を拡張することを可能にする。このこ
とはノくツファ記憶のスケジュール／割当てが重要にな
ることを意味する。ＣＫＤ方式の可変長データ・レコー
ド環境におけるこの問題を明らかにするために以下では
ＣＫＤ方式の概要を説明する。

ＣＫＤ方式については、米国特許第４２６２３３２号で
詳しく説明されており、そこでは現用の多数のＤＡＳＤ
がデータを記録するためにＣＫＤ方式を使用しているこ
とが指摘されている。ＣＫＤ方式はギャップによって互
いに分離された３つのフィールド、すなわちカウント・
フィールド、キー・フィールド及びデータ・フィールド
を利用する。カウント・フィールド及びキー・フィール
ドは当該レコードに関係する情報を含み、可変長のデー
タ・フィールドは当該レコードのデータ又は情報部分を
含む。ＣＫＤレコードの読堆り／書込みを行うには、各
ＣＰＵの主記憶装置に別々に置かれた複数のチャネル・
コマンド・ワード（ＣＣＷ）が必要である。これらのＣ
ＣＷはチャネルによって取出され、′Ｐｆ１ｇされた後
、ＤＡＳＤ上での実行のために入出力開側１ユニットへ
転送されねばならない。前記米国特許第４２０７６０９
号に記述されているように、ＤＡＳＤに対するＣＰＵの
関係が始まるのは、このＣＰＵが入出力開始（ＳＴＡＲ
Ｔ　　ｌ１０）　　命令ケ呼出すときである。

この倚令はＣＰＵとアドレスされた入出力デバイスとの
間の接続火確立するとともに、この入出力デバイスでチ
ャネル・プログラムが実行されることを可能にする。す
なわち、入出力開始命令が呼出されると、一連のＣＣＷ
へ制御が渡され、次いでこれらのＣＣＷはチャネルを介
して転送され、アドレスされた入出力デバイスを選択及
びアクセスするとともに、インタフニースケ介して所期
のデータ転送を行わしめるのである。各チャネル・プロ
グラムはＣＰＵの主記憶装置に置かれた一連のＣＣＷか
ら成る。これらのＣＣＷを入出力制御ユニットへ転送す
る動作は、”ＣＰＵとこの入出力制御ユニットとの間の
初期接続が完了した後に行われる。チャネル・プログラ
ムを構成する各ＣＣＷごとに、アクティブな接続手順に
よって入出力制御ユニット又は入出力デバイスで１以上
の対応動作を何５ことが必要となる。もちろん、これら
一連のＣＣＷは必ずしも連続して実行されるわけではな
く、非連続的に実行されることもある。データ転送を支
援する最初の接続手順は初期選択シーケンスである。前
述の如く、これは入出力開始命令によって開始される。

この場合、デバイス・アドレス（仮想／実）及びデバイ
ス・ステータス（使用可能／使用中）に基いて、初期通
路が電気的にも論理的にも設定されることになる。次の
接続手順はＣＣＷの転送及び実行に係る。シークの如き
制御用のＣＣＷは、入出力デバイスにおける物理的な位
置付は又は活動を必要とする。このような制御用のＣＣ
Ｗを受織ったことに応答して、入出力制御ユニットはこ
のｃｃｗｙ！−切断モードで実行することができる。こ
のことは所期の動作を実行している間この入出力制御ユ
ニットがチャネルから切断されることを意味する。この
入出力制御ユニットはチャネルへ再接続されるまで該チ
ャネルの活動を一切必豐としない。

ＣＰＵ／デバイスの読取り／書込み動作ＣＣＷのアクセ
スと゛は対照的に、チャネルと入出力デバイスとの間の
データ転送を含む読取り又は書込み用のＣＣＷは、かか
るデータ転送を行うために入出力制御ユニットがチャネ
ルへ接続されることを必要とする。周知の如く、大容量
の中間バッファ記憶を利用すれば、チャネルと記憶制御
ユニットとの間のデータ授受及び記憶制御ユニットとＤ
ＡＳＤとの間のデータ授受を非同期的に行うことができ
る。先行技術によれば、バッファ記憶の読取り／書込み
動作に付随するデータ・ストリーミングはオーバラン及
びアンプフロ２−問題を生ぜしめうろことが認瞭されて
いる。これらの問題を管理するため、複数のバッファ・
アドレス・レジスタの内容が比較され、その結果に応じ
てバッファ記憶の動作を禁止することが行われた（米国
特許第！１７４８１５５２条、同＠３８１８４６１号等
参照）。

との関係ここで第１図を参照するに、そこには複数のＣＰＵと複
数のＤＡＳＤとの間に設けられた記憶制御ユニット２が
示されている。各ＣＰＨのチャネルは対応するシステム
・アダプタ（８Ａ）１へ接続されるのに対し、ＤＡＳＤ
の各々は対応するデバイス・アダプタ（ＤＡ）９へ接続
される。各ＣＣＷはシステム・アダ１タフを介して制御
バス１５へ導かれ、そこでマイクロプロセッサ、すなわ
ち接続制御モジュール（ＡＣＭ）３によって解読される
。因みに、接続制御モジュール３は共通記憶（ＣＳ）Ｓ
に記憶されたマイクロコード制御シーケンスに応答する
。記憶データ・バッファ（ＳＤＲ）７は制御バス１５か
ら切断するように制御１、：１され、セしてデ〒り・バス・スイッチ（ＳＷ）１３を介
して別のデータ・バス１１又は１２へ接続される。読取
り用のＣＣＷが接読制御モジュール乙によって解読され
ると、指にされたＤＡＳＤからのデータはそのデバイス
・アダプタ９、データ・バス１２及びデバイス・バス・
スイッーＦ−１３’％−介して記憶データ・バッファ７
に記憶される。その後の成る時間に、このデータはデー
タ・バス・スイッチ１３及びデータ・バス１１を介して
システム・アダプタ１及びその対応するＣＰＵへ転送さ
れる。同様に、−薔込み用のＣＣＷが解読されると、成
るＣＰＵからのＣＫＤ定峠式可変長レコードのストリー
ムは、そのシステム・アダ１夕１、データ・バス１１及
びデータ・バス・スイッチ１３を介して記憶データ・バ
ッファ７に記憶され、そしてその後の成る時間に、デー
タ・バス・スイッチ１６、データ・バス１２及びデバイ
ス・アダプタ９を介して対応するＤＡＳＤへ転送される
のである。

第２図には、第１図の記憶データ・バッファ７の内部構
成が示されている。図示の如く、記憶データ・バッファ
７はＲＡＭバッファを備えており、またこのＲＡＭバッ
ファに対し町変艮文字ストリームの読取り及び書込みを
行うだめの非同期的に動作する２個のボート’ｋｍえて
いる。同一構成を有するボートの各々は、ＲＡＭバッフ
ァとデータ・バス１１又は１２との間の通路を与える。

各ボートはＲＡＭバッファ中のすべてのデータをアクセ
スすることができる。これらのボートは互いに非同期的
に動作し、２ポート・インタロックの制御下で先入れ先
出し式のバッファ動作７行うことができる。記憶データ
・バッファ７ｄ、、ｍＪ制ババス１５ら制御バス・アダ
プタ１６並ひに制＃線１８及び２０を介して与えられる
信号によって制御される。各ボートは歩道可能なバッフ
ァ・アドレス・レジスタ（ＢＡＲ）２１．２５並ひにブ
ロック使用レジスタ（ＢＵＲ）２５．２７を含み、後有
の内科は対応するＢＡＲ２１，２５の内容を修正するた
めに使用される。データ・バス・アダプタは、ＲＡＭバ
ッファの出力をデータ・バス・スイッチ（ＳＷ）１５を
介して、データ・バス１１及び１２へ切替可能に接続す
る。

第４図は、６４にバイトの容ｔを有するＲＡＭバッファ
（第２図）を１６個の４にバイト・ブロックへ分割した
様式を示す。また、第２図の一データ・バス・スイッチ
１３及びデータ・バス・アダプタケ介して記憶データ・
バッファ７へ加えられるＣＫＤ方式の定線式可変長レコ
ードを構成する一連のバイトに対し、ＲＡＭバッファの
連続バイト位置が同期的に使用可能となるように、バッ
ファ・アドレス・レジスタ（ＢＡＲ）２１．２３のスト
ローブが行われる（ＢＡＲ２１，２３は同一の構成を有
するので、以下では説明の便宜上、ＢＡＲ２１のみにつ
いて説明する）。か（て、断片化された使用可能バッフ
ァ・スペースを管理するために、ＢＡＲ２１の内容を修
正する他のレジスタ及び制御手段が必要となる。これら
は第３図のアドレス制御論理中に示されている。図示の
如くこのアドレス制御論理は４バイトのＢＡＲ２１を含
み、これは現在のバッファ・アドレスを維持する。前記
４バイトのうち上位１６ピツトは、第４図に示したＲＡ
Ｍバッファの６４にバイトのスペースにおいてどの領域
が指定されているかを決定する。各領域は１６個の４に
バイト・ブロックへ分割されているから、次の４ビツト
はブロック番号を選択する。下位１２ピツトはブロック
中のバイト・アドレスを決定する。ＢＡＲ２１中の下位
１２ビツトには、歩道器（ＩＮＣＲ）２１Ａが接続され
る。歩道器２１Ａは、転送が行われる場合にバッファ・
アドレスな更新するために使用される。歩道器２１Ａは
検出器（ＤＥＴ）４３を含み、これはブロック終結（Ｉ
ＯＢ）状態の発生時点を決定する。歩道器２１Ａの出力
は線４１を介してＢＡＲ２１の下位１２ビット位置へ接
続される。

またアドレス制御論理はバッファ使用レジスタ１１（ＢＵＲ）２５、マスク論理兼左端１ピット・スキャナ
３５及び符号器（ＥＮＣ）３７Ｖ含み、これらは線３９
”ｌｌ介してＢＡＲ２１にある４ビツト巾のブロック・
アドレス部へ結合される。ボート制御レジスタ（ＰＣＲ
）３１はアドレス制御３６へ結合される。アドレス制御
６６は検出器４３がら＃４５を介して与えられるＥＯＢ
　イ：号及びＰｃＲ６１からの信号に応答し、ｔｊ１４
７上の出力信号によってマスク論理３５の内容な設定又
は修正する。

ＰＣＲ５１は２バイトの制御レジスタであってデータ転
送動作（ＲＡＭバッファの読取り及び書込み）の開始及
び指定を行うために使用される。

ＰＣＲ３１中の２ビツトはＢＵＲ２５の動作を制御する
。”ＢＵＲ付能”と堀記された第１ビツトは、自動的な
ブロック・アドレス更新機能に関係するすべての論理を
活勢にする。もしこのビットがオフであれは、ＢＵＲ２
５の内容は無視され、セしてＥＯＢ信号の検出に応じて
各動作が終了される。また１ブロック書便用”と表記さ
れたＰｃＲ３１中の第２ビツトは、ＢＵＲ２５中のパタ
ーンによって表わされるすべてのブロックが使用された
後にブロック循環が生ずるか否かを決定する。

もしこのビットがオフであれば、指定された１組のブロ
ックを通して第１バスが終了するときに動作が終了する
。もしこのビットがオンであれば、データ・バス１１又
は１２上の信号によってデータ・ストリームの終了が通
知されるまで、この１組のブロックを何回もパスして動
作が継続する。

ここで、記憶データ・バッファ７（第１図）と共通の制
御バス１５へ接続された接続制御モジュール３が、シス
テム・アダプタ１と該バッファとの間のデータ転送及び
該バッファとデバイス・アダプタ９との間のデータ転送
を予測して、該バッファ内の各レジスタを初期設定する
ものと仮定する。この初期設定を行うだめの１つの方法
は、接続制御モジュール３によって記憶データ・バッフ
ァ７中の開始アドレスをＢＡＲ２１（第３図）にロード
することである。この場合、ＢＡＲ２１にある３つのア
ドレス部分（領域、ブロック、バイト）のすべてがロー
ドの対象となる。次に、接続制御モジュール３は、当該
動作で使用すべき４にバイト・ブロック終結わすビット
・パターンをＢＵＲ２５にロードする。最後に、接続制
御モジュール３は、当該動作を制御するための制御ピッ
）４ＰＣＲ３１に設定する。これらのすべてのロード動
作は、制御バス１５を介して実行される。

ここでの説明の便宜上、ＰｃＲ３１中の“ＢＵＲ付能”
ビットがオンに設定され、そして“ブロック再使用”ビ
ットがオフに設定されるものとする。

この場合、ＢＵＲ２５中の左端ビットが当初のブロック
・アドレス部分に一孜することが必要である。

データ転送が開始されると、歩進器２１ＡはＲＡＭバッ
ファと１バイトが授受されるたびにＢＡＲ２１中のバイ
ト・アドレスを更新する。歩道器２１Ａの上位桁上げ出
カケ検知する検出器４３はＥＯＢ状態の発生時点を決定
する。ＥＯＢ状態の検出結果は線４５を介してアドレス
制御３５へ帰還される。これに応じて、マスク論理６５
中でシフトが行われる。この結果、丁度使用されたばか
りのブロックを表わすＢＵＲ２５中のビットが実質的に
マスクされ、そして使用すべき次の４にバイト・ブロッ
ク境界わす次の上位ピッ）１−見出すために左端１ビツ
トのスキャンが行われる。次の左端１ビツトの位置は符
号器６７へ供給される。

ＢＡＲ２１ヘゲートされる次のアドレスは、符号化され
たブロック・アドレスとオール０のバイト・アドレスで
ある。領域アドレスは当該動作の全体を通して一定に補
まる。このようにして、バイト・アドレスを更新しつつ
、データ転送が連続的に行われるのである。

当該動作が継続されるのは、８０８時間に、左端１ビツ
ト・スキャナ３５がＢＵＲ２５中のマスクされていたい
１ピツｌそれ以上見出すことができなくなるまでである
。この場合、Ｐ、ＣＲ３１中の“ブロック再使用”ビッ
トが調べられる。もしこのビットがオンであれば、該ビ
ットはＢＵＲ２５中のすべてのビラトラマスクされてい
ない状態にするように移動され、そして左端１ビツト・
スキャナ６５は使用すべき第１ブロツクを再び選択する
。しかしながら、もし８０８時間に１ブロツク再使用”
ビットがオンになっていなけ、れば、最終ブロック中の
Ｒ終バイトが授受されるとき当該動作が終了されること
になる。この点をすぎると、もはやそれ以上の転送４２
求は受付けられない。

この結果、可変長レコードの同期的転送を支援するため
に、非連続的なバッファ・ブロックを使用することがで
きるようになる。

第４図を丹ひ参照するに、ＲＡＩＶＩバッファのブロッ
ク境界で文字ス）　ＩＪング？：：蕾込んでいる間に非
連続的なバッファ記憶領域の同期的使用可能性を保証す
るためには、簀込み前にブロック使用可能ベクトルを修
正するとともに、該修正されたベクトルのコピーを使用
してラン時間の間にＢＡＲ２１又は２３の内容を変更す
ることが必要である（このため、ブロック使用可能ベク
トルについて左端１ビツトのスキャンが行われる。）。

こうすると、データ・バス１１又は１２Ｙ介１てＲＡＭ
バッファへ到来するデータ・ストリームと同期し【、使
用可能な次のブロックの開始アドレ扶を設定することが
できる。

たとえば、各々が３にバイト長の５レコード（計１５に
バイト＋４ブロツク）’ｋＲＡＭバッファに書込むもの
とし、そして第４図に示すようにＲＡＭバッファのブロ
ック４．８．９．１０が使用可能であるとする。そうす
ると、この場合のブロック使用可ＷＬベクトルは第４図
の右上に示すとおりとなり（０＝使用可能、１＝使用不
能）、そ１７てこれは第４図の右下に示すように１−正
されて各使用可能ブロックの開始アドレスケ設ボするた
めに使用されるのである。

動作上の意義先行技術においても、チャネルとＤＡＳＤとの間に中間
バッファ記憶を設けていたが、その目的は比較的高速の
ＤＡＳＤのデータ・レートと低速のチャネルとを適合さ
せるためであった。これに対し、中間バッファ記憶の容
量を著しく拡大してチャネルとデバイスとの結合を実質
上切離してしまうことにより　システム・アダプタ１ヘ
オフ・ロードするために選択されるレコードはシステム
・アダプタ１とキャネルの使用可能性の関数として生ず
ることになる。すなわち、バッファ記憶への到着順序は
オフ・ロードの順序と無関係になるのである。さらに、
ＤＡＳＤのシークを実行する前に、バッファ記憶へデー
タを移動するようにチャネルをスケジュールすることが
有利となる。ランダム順序及びスケジューリングは使用
可能なバッファ・スペースの断片化を増大させる傾向が
ある。

また、ブロック使用可Ｈしベクトルのスキャンされた内
容の関数としてＢＡＲ２１又は２３の内容を変更するこ
とにより、バッファ記憶の非連続ブロックへ文字ストリ
ングを非同期的に書込むことが保証されることになる。

【図面の簡単な説明】

第１図は複数の直接アクセス記憶デバイス（ＤＡＳＤ）
の共有アクセスを可能とするようにこれらのデバイスと
複数のＣＰＵとを結合する記憶制御ユニツ）Ｙ示すブロ
ック図、第２図はＲＡＭバッファと該バッファに対し可
変長文字ストリームのＭ、取り及び書込みを行うように
非同期的に動作する２ボートとを備えた、第１図の記憶
データバッファを示すブロック図、第３図はブロック使
用可能ベクトルによって修正可能なアドレス制御論理夕
示すブロック図、第４図はブロック使用可能ベクトルと
バッファ・アドレス・レジスタとの間の関係を示す図で
ある。１・・・・システム・アダプタ、２・・・・記憶制御ユ
ニット、６・・・・接続制御モジュール、５・・・・共
通記憶、９・・・・デバイス・アダプタ、１１．１２・
・・・データ・バス、１３・・・・データ・バス・スイ
ッチ、１５・・・・制御バス。

Claims

【特許請求の範囲】

一定数のブロックから成るバッファ記憶に文字ストリン
グラ贋造んでいる間にそのブロック境界で該バッファ記
憶の同期的な使用可能性を保証するためのバッファ記憶
の舊込み方法であって、ブロック使用可能ベクトルを形
成する段階と、書込みの前に必要な数のブロックが割当
てられるまで前記ブロック便用可能ベクトルを修正する
段階と、誉込み期間中は前記ブロック使用可能ベクトル
のコピーヲ使用して前記バッファ記憶のアドレス・レジ
スタの内容を前記ブロック境界で変更するための段階と
より成る、バッファ記憶の書込み方法。