JP2002366503A - バッファ装置、バッファ装置の制御方法、およびバッファ装置の制御プログラム - Google Patents

Abstract

(57)【要約】 【課題】 ソフトウェア制御の負担を軽減し、小さいバ
ッファ容量で高速なデータ転送を行なえるようにする。 【解決手段】 アドレスの連続するデータバッファ１−
３−１４〜１−３−１７から成るバッファセット１−３
−１、１−３−２につき、それぞれバッファアドレスを
格納するアドレスバッファ１−３−１３、データが格納
されている事を示すバッファイネーブルフラグ１−３−
１８、バッファが全て空である事を示すＥｍｐｔｙフラ
グ１−３−１１、バッファの全てにデータが格納されて
いる事を示すＦｕｌｌフラグ１−３−１２を設け、デー
タライト要求またはデータリード要求に対して、フラグ
１−３−１１、１−３−１２の状態、およびデータライ
ト要求またはデータリード要求に係るアドレスとアドレ
スバッファ１−３−１３の値の比較結果に基づき、リト
ライを返すかデータ転送を受け付けるかを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置内のバ
スに接続され、前記バスに接続されたバスマスタからの
データライト要求またはデータリード要求を受け付ける
バッファ装置、バッファ装置の制御方法、およびバッフ
ァ装置の制御プログラムに関する。

【０００２】

【従来の技術】従来より、種々の情報処理装置におい
て、バス上でＣＰＵの制御を介さずにデータ転送を行な
う転送技術が用いられており、たとえば、あるバスマス
タがデータブロックをバッファにライトし、ライトされ
たデータブロックを他のマスタにリードさせる装置があ
る。このようなバッファ装置では、ライトが終了するの
を待ってからリードを開始しなければならなかった。

【０００３】また、このようなバッファ装置では、バッ
ファ容量を節約するためにはデータブロックを細かい単
位に分けてライト／リードを行なっているが、ある程度
大きなブロックの場合、ソフトウェアによる制御を少な
くし、転送速度を上げようとするときには、オーバーラ
ンを起こさない程度のデータのライトが終了した時点で
リードを開始する制御を行なっていたが、これには大き
な容量のバッファが必要であった。

【０００４】

【発明が解決しようとする課題】すなわち、従来の方式
では、バッファ容量を節約するためにはデータブロック
を細かい単位に分けてライト／リードを行なわなくては
ならず、ソフトウェアによる制御のオーバーヘッドが大
きくなるという問題がある一方、ソフトウェアによる制
御を少なくし、転送速度を上げようとすると、大きな容
量のバッファが必要となる問題がある。

【０００５】本発明の課題は、あるバスマスタがデータ
ブロックをバッファにライトし、他のマスタがライトさ
れたデータブロックをバッファからリードするバッファ
装置において、装置全体のソフトウェア制御の負担を軽
減し、小さいバッファ容量で高速なデータ転送を行なえ
るようにすることである。

【０００６】

【課題を解決するための手段】以上の課題を解決するた
めに、本発明においては、情報処理装置内のバスに接続
され、前記バスに接続されたバスマスタからのデータラ
イト要求またはデータリード要求を受け付けるバッファ
装置、その制御方法、およびその制御プログラムにおい
て、データ転送のために１つ、ないしはアドレスの連続
する複数のデータを格納するデータバッファから成るバ
ッファセットを含む複数のバッファブロックを有し、前
記バッファセットの１つについて、それぞれ前記データ
バッファのアドレスを格納するアドレスバッファと、前
記データバッファにデータが格納されていることを示す
バッファイネーブルフラグと、前記データバッファがす
べて空であることを示すバッファエンプティフラグと、
前記データバッファのすべてにデータが格納されている
ことを示すバッファフルフラグを用い、前記データライ
ト要求またはデータリード要求が行なわれた際、前記バ
ッファエンプティフラグ、および前記バッファフルフラ
グの状態、およびデータライト要求またはデータリード
要求に係るアドレスと前記アドレスバッファの値の比較
結果に基づき、前記データライト要求またはデータリー
ド要求に対してリトライを返すかデータ転送を受け付け
るかを判断する構成を採用した。

【０００７】

【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態を詳細に説明する。

【０００８】図１は本発明を採用した自動アドレッシン
グバッファ装置の構成を示している。

【０００９】本実施形態の自動アドレッシングバッファ
装置はバスインターフェース１−１によってバス１−４
に接続される。バッファコントローラ１−２はバッファ
ブロック１−３の状態を監視し、その状態に応じてバス
インターフェース１−１からのアクセス要求に対して返
答し、バッファブロック１−３とのデータのやり取りを
行なう。

【００１０】バス１−４には、不図示のＣＰＵやＳＣＳ
Ｉカード、フロッピー（登録商標）ディスクコントロー
ラなどのバスマスタが接続される。機器全体は、コンピ
ュータシステムや画像処理装置などの情報処理装置とし
て構成される。

【００１１】バスインターフェース１−１とバッファコ
ントローラ１−２の間は符号１−１１〜１−１６の信号
により接続されている。またバッファコントローラ１−
２とバッファブロック１−３の間は１−２１〜１−２９
の信号により接続されている。

【００１２】本実施形態の自動アドレッシングバッファ
装置は、２セットのバッファセット１−３−１、１−３
−２を有する（それぞれバッファセットＡ、Ｂ）。バッ
ファセット１−３−１、１−３−２は同一構成であるの
で、ここではバッファセット１−３−２側の符号の図示
を省略してある。

【００１３】バッファセット１−３−１、１−３−２
は、３２ｂｉｔのデータをアドレスが連続する４ワード
格納できるデータバッファ１−３−１４〜１−３−１７
と、これらデータバッファに格納したデータの先頭アド
レスを示すアドレスバッファ１−３−１３（３２ｂｉｔ
アドレスの上位２８ｂｉｔを格納する）を有する。

【００１４】さらに、バッファセット１−３−１、１−
３−２は、当該のバッファセットが空であることを示す
１ｂｉｔのＥｍｐｔｙフラグ１−３−１１とバッファに
すべてデータが入っていることを示す１ｂｉｔのＦｕｌ
ｌフラグ１−３−１２を有する。

【００１５】また、データバッファ１−３−１４〜１−
３−１７にはデータイネーブルフラグ１−３−１８が付
属しており、このデータイネーブルフラグ１−３−１８
により対応するデータバッファにデータが格納されてい
るかどうかを示す。

【００１６】本実施形態では、１つのバッファセット１
−３−１（１−３−２）には３２ｂｉｔｘ４ワード分の
データが格納できるが、ビット数ならびにワード数はい
くつであってもよい。また、バッファセットの数も任意
のセット数であってよい。

【００１７】本実施形態の自動アドレッシングバッファ
装置にはあらかじめバス１−４上のアドレス空間が割り
振られており、そのアドレス空間への他のバスマスタか
らのアクセスにのみ応じるようになっている。なお、こ
のアドレス空間はバスインターフェース１−１にベース
アドレスレジスタなどの書き換え可能なレジスタを持つ
ことにより、プログラマブルにすることもできる。

【００１８】バスインターフェース１−１はバス１−４
からの転送を監視し、転送のアドレスが自分のアドレス
空間と一致した場合にその転送に反応し、バスコントロ
ーラ１−２へ転送要求を出す。

【００１９】転送要求がライト転送であった場合には、
転送要求のあったアドレスＡｄｄｒｅｓｓ１−１１、ラ
イト要求信号ＷｒｉｔｅＲｅｑ１−１２、ライトデータ
ＷｒｉｔｅＤａｔａ１−１６をバッファコントローラに
対して出し、バッファコントローラからレディー信号Ｒ
ｅａｄｙ１−１４が帰ってきた場合にはその転送を正常
終了させ、リトライ信号Ｒｅｔｒｙ１−１５が帰ってき
た場合にはその転送をリトライとしてバス１−４に返
す。

【００２０】また、リード転送であった場合には、転送
要求のあったアドレスＡｄｄｒｅｓｓ１−１１、リード
要求信号ＷｒｉｔｅＲｅｑ１−１２をバッファコントロ
ーラに対して出し、バッファコントローラからレディー
信号Ｒｅａｄｙ１−１４が帰ってきた場合には、リード
データＲｅａｄＤａｔａ１−１７をバス１−４に返して
その転送を正常終了させ、リトライ信号Ｒｅｔｒｙ１−
１５が帰ってきた場合にはその転送をリトライとしてバ
ス１−４に返す。

【００２１】バッファコントローラ１−２はバスインタ
ーフェース１−１から要求を受けた場合、バッファブロ
ック１−３からのバッファの状態を示すステータス信号
によってレディー信号１−１４を返すかリトライ信号１
−１５を返すかを判断する。

【００２２】バッファブロック１−３の状態を示すステ
ータス信号には以下のものがある。まず、Ａｄｄｒ−Ａ
１−２１はバッファセットＡ１−３−１のアドレスバッ
ファ１−３−１３に格納されているアドレスを示す。Ｆ
ｕｌｌ−Ａ１−２２はＦｕｌｌフラグ１−３−１２、Ｅ
ｍｐｔｙ−Ａ１−２３はＥｍｐｔｙフラグ１−３−１１
をそれぞれ示す。Ａｄｄｒ−Ｂ１−２４、Ｆｕｌｌ−Ｂ
１−２５、Ｅｍｐｔｙ−Ｂ１−２６はそれぞれ同様にバ
ッファセットＢ１−３−２の内容を示す。

【００２３】次に上記構成における動作を図２の表図と
図３〜図６のフローチャート図を参照して説明する。

【００２４】まず、バッファブロック１−３の入出力動
作を説明する。バッファブロック１−３のライト／リー
ドするバッファセットは、バッファセットセレクト信号
１−３２によって選択される。

【００２５】ここで図３、図４を参照して、バッファセ
ット１−３−１のライト／リード動作について説明する
（バッファセットＢ１−３−２の動作も以下同様であ
る）。

【００２６】図３はバッファセット１−３−１のライト
処理を示している。図示のように、バッファセットＡ１
−３−１は、バッファコントローラ１−２からライトリ
クエスト信号１−２７を受けると、Ｅｍｐｔｙフラグ１
−３−１１がセットされているかどうかを調べ（ステッ
プＳ１１）、Ｅｍｐｔｙフラグ１−３−１１がセットさ
れている場合にはアドレス１−２９の上位２８ビットを
アドレスバッファ１−３−１３に格納する（ステップＳ
１２）。Ｅｍｐｔｙフラグ１−３−１１がセットされて
いない場合にはアドレスの格納は行なわない（ステップ
Ｓ１１〜Ｓ１２）。

【００２７】ライトデータ１−３０を書き込むデータバ
ッファはアドレス１−２９のビット３とビット２によっ
て選択する（ＬＳＢをビット０と考える）。図２にアド
レス１−２９のビット３とビット２と、データバッファ
の対応関係を示す。

【００２８】例えばアドレスが０ｘ１０００＿０００８
の時は、ビット３が１、ビット２が０となるのでデータ
バッファ３１−３−１６に格納する。

【００２９】このようにして決定した（ステップＳ１
３）データバッファにデータを書き（ステップＳ１
４）、そのデータバッファに対応するデータイネーブル
フラグ１−３−１８をセットする（ステップＳ１５）と
ともに、Ｅｍｐｔｙフラグ１−３−１１をリセットする
（ステップＳ１６）。

【００３０】ここで、このバッファセットのもしすべて
のデータバッファのデータがイネーブルの場合（ステッ
プＳ１７）は、Ｆｕｌｌフラグ１−３−１２をセットす
る（ステップＳ１８）。

【００３１】一方、バッファセットに対するリード処理
は図４のように行なわれる。

【００３２】バッファコントローラ１−２からリクエス
ト信号１−２８を受けると、アドレス１−２９のビット
３とビット２によってバッファセットＡ１−３−１はリ
ードデータ１−３１に出すデータバッファを選択し、そ
のデータバッファからデータを読み出す（ステップＳ２
１）。こうしてあるデータバッファがリードされるとそ
のデータバッファに対応するデータイネーブルフラグ１
−３−１８をリセットする（ステップＳ２２）。

【００３３】そして、すべてのデータバッファのデータ
イネーブルフラグ１−３−１８がリセットされている場
合（ステップＳ２３）はＥｍｐｔｙフラグ１−３−１１
をセットする（ステップＳ２４）。

【００３４】次に、バッファコントローラ１−２側の動
作を図５および図６を参照して説明する。

【００３５】図５はバッファコントローラ１−２のライ
トリクエスト処理を示している。

【００３６】バッファコントローラ１−２はバスインタ
ーフェース１−１からライト要求を受けると、まずバッ
ファセットＡ１−３−１について評価を行なう。

【００３７】バッファセットＡ１−３−１のＥｍｐｔｙ
−Ａ１−２３がセットされておらず（ステップＳ３
１）、かつこのバッファセットのアドレスＡｄｄｒ−Ａ
１−２１とバスインターフェース１−１からのアドレス
１−１１の上位２８ビットとを比較し（ステップＳ３
２）、両者が同一であればバスインターフェース１−１
にレディー信号１−１４を返し、該当するバッファセッ
トへのライトを行なう（ステップＳ３３）。バッファセ
ットＡ１−３−１が条件に合わない場合は、バッファセ
ットＢ１−３−２について評価を行なう（ステップＳ３
４〜）。

【００３８】バッファセットＢ１−３−２側の処理も同
様で、Ｅｍｐｔｙ−Ｂ１−２６がセットされておらず
（ステップＳ３４）、しかもアドレスＡｄｄｒ−Ｂ１−
２４とバスインターフェース１−１からのアドレス１−
１１の上位２８ビットが一致した場合（ステップＳ３
５）レディー信号１−１４を返し、該当するバッファセ
ットへのライトを行なう（ステップＳ３６）。

【００３９】なお、Ｅｍｐｔｙ−Ａ１−２３（Ｅｍｐｔ
ｙ−Ｂ１−２６）がセットされておらず、アドレスがヒ
ット（一致）する、という事は、対応するバッファセッ
トへの途中まで書き込みが行なわれていることを示し、
この場合、本実施形態では上記のようにして当該のバッ
ファセットへの書き込みを継続させる。

【００４０】バッファセットへのライトはライトリクエ
スト信号ＷｒｉｔｅＲｅｑ１−２７とアドレスＡｄｄｒ
ｅｓｓ１−２９、ライトデータＷｒｉｔｅＤａｔａ１−
３０、バッファセットセレクト信号ＳｅｔＳｅｌｌ−３
２をバッファブロック１−３に対して出力する。これに
より、図３に示したバッファブロック側のライト処理が
行なわれる。

【００４１】また、上記の条件に当てはまらない場合
は、ステップＳ３７、Ｓ３８でそれぞれのバッファセッ
トのＥｍｐｔｙ−Ａ１−２３、Ｅｍｐｔｙ−Ｂ１−２６
を調べ、セットされているＥｍｐｔｙフラグがあれば、
上記のステップＳ３３またはＳ３６に分岐して対応する
バッファセットへの書き込みを行なう。

【００４２】アドレスがヒットせず、バッファセットに
も空きがなかった場合にはバッファコントローラ１−２
はバスインターフェース１−１に対してリトライ信号１
−１５を出し、その転送をリトライさせる（ステップＳ
３９）。

【００４３】図６はバッファコントローラ１−２のリー
ドリクエスト処理を示している。

【００４４】同図のように、バッファコントローラ１−
２はバスインターフェース１−１からバーストリード要
求を受けると、まずバッファセットＡ１−３−１から評
価を行なう。

【００４５】まず、ＦｕｌｌフラグＡ１−２２がセット
されており（ステップＳ４１）、かつＡｄｄｒ−Ａ１−
２１とバスインターフェース１−１からのアドレス１−
１１の上位２８ビットとを比較し（ステップＳ４２）、
同一であれば該当するバッファセットからのリードを行
なう（ステップＳ４３）。リードが完了したら、バスイ
ンターフェース１−１にリードデータ１−１７と共にレ
ディー信号１−１４を返す。

【００４６】バッファセットＢ１−３−２側の処理も同
様であり、ＦｕｌｌフラグＢ１−２５がセットされてお
り（ステップＳ４４）、かつＡｄｄｒ−Ｂ１−２４とバ
スインターフェース１−１からのアドレス１−１１の上
位２８ビットとを比較し（ステップＳ４５）、同一であ
れば該当するバッファセットからのリード、リードデー
タおよびレディー信号１−１４の返送を行なう（ステッ
プＳ４６）。

【００４７】なお、バッファセットからのバーストデー
タのリードについては、バーストビート回数だけリード
リクエスト信号ＲｅａｄＲｅｑ１−２８とアドレス１−
２９、バッファセットセレクト信号１−３２をバッファ
ブロック１−３に対して与え、その都度リードデータ１
−３１を受け取る。これはバーストコントロール信号な
どを追加することによりバーストデータの連続転送も可
能になる。バッファセットＡ１−３−１がこの条件に合
わない場合は、バッファセットＢ１−３−２について評
価を行なう。何れのバッファセットも条件に合わない場
合にはバッファコントローラ１−２はバスインターフェ
ース１−１に対してリトライ信号１−１５を出し、その
転送をリトライさせる。

【００４８】以上の動作を要約すると、本実施形態のバ
ッファ装置では、バスからライトされたデータと同じア
ドレスにリード要求が来た場合に対してのみ、ライトが
完了していればリードが可能になる。また、ライトされ
ていないアドレスについてリード要求がきた場合はリト
ライを返す。ライトバッファがフルの場合にライト要求
がきた場合にもリトライを返す。また、一つのバッファ
ブロックのバッファ容量をバスのバースト長に合わせて
おけば、バースト長のデータがそろうまでは、そのアド
レスにリード要求がきてもリトライで返し、これによ
り、リードについては常にバースト転送が実現される。

【００４９】以上のようにして、本実施形態によれば、
バス（１−４）に接続されたバスマスタデバイスがデー
タブロックをバッファにライトし、他のマスタがライト
されたデータブロックをバッファからリードする動作に
おいて、ライトを行なうバスマスタのＤＭＡコントロー
ラとリードを行なうバスマスタのＤＭＡコントローラに
対して、同時に起動をかけることができ、ソフトウェア
による制御の負担を大幅に軽減することができる。リー
ドが終わったバッファについては新たな別のアドレスの
ライトデータを格納できるため、バッファ容量の節約が
実現できる。さらには、バースト長のデータが揃うまで
は、そのアドレスにリード要求がきてもリトライで返す
ので、リードについては常にバースト転送が行なわれ、
これにより高効率なデータ転送が可能になる。

【００５０】なお、以上の実施形態において、図１にそ
れぞれ別個のブロックとして示した部材の任意の部分は
１チップのＬＳＩなどとして構成することができ、ま
た、図３〜図５に示した制御手順はそのようなＬＳＩチ
ップのマイクロコードプログラムとして実装することが
できる。

【００５１】

【発明の効果】以上から明らかなように本発明によれ
ば、情報処理装置内のバスに接続され、前記バスに接続
されたバスマスタからのデータライト要求またはデータ
リード要求を受け付けるバッファ装置、その制御方法、
およびその制御プログラムにおいて、データ転送のため
に１つ、ないしはアドレスの連続する複数のデータを格
納するデータバッファから成るバッファセットを含む複
数のバッファブロックを有し、前記バッファセットの１
つについて、それぞれ前記データバッファのアドレスを
格納するアドレスバッファと、前記データバッファにデ
ータが格納されていることを示すバッファイネーブルフ
ラグと、前記データバッファがすべて空であることを示
すバッファエンプティフラグと、前記データバッファの
すべてにデータが格納されていることを示すバッファフ
ルフラグを用い、前記データライト要求またはデータリ
ード要求が行なわれた際、前記バッファエンプティフラ
グ、および前記バッファフルフラグの状態、およびデー
タライト要求またはデータリード要求に係るアドレスと
前記アドレスバッファの値の比較結果に基づき、前記デ
ータライト要求またはデータリード要求に対してリトラ
イを返すかデータ転送を受け付けるかを判断する構成を
採用しているので、ライトを行なうバスマスタのＤＭＡ
コントローラとリードを行なうバスマスタのＤＭＡコン
トローラに対して、同時に起動をかけることができ、装
置全体のソフトウェア制御の負担を軽減し、小さいバッ
ファ容量で高速なデータ転送を行なえる、という優れた
効果がある。

【図面の簡単な説明】

【図１】本発明の実施形態に係る自動アドレッシングバ
ッファ装置の構成を示すブロック図である。

【図２】図１の装置におけるアドレスとデータバッファ
の対応を示した表図である。

【図３】図１の装置におけるバッファセットのライト処
理を示したフローチャート図である。

【図４】図１の装置におけるバッファセットのリード処
理を示したフローチャート図である。

【図５】図１の装置におけるライトリクエスト処理を示
したフローチャート図である。

【図６】図１の装置におけるリードリクエスト処理を示
したフローチャート図である。

【符号の説明】

１−１ バスインターフェース １−２ バッファコントローラ １−３ バッファブロック １−３−１、１−３−２ バッファセット １−３−１１ Ｅｍｐｔｙフラグ １−３−１２ Ｆｕｌｌフラグ １−３−１３ アドレスバッファ １−３−１４、１５、１６、１７ データバッファ １−３−１８ バッファイネーブルフラグ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 情報処理装置内のバスに接続され、前記
   バスに接続されたバスマスタからのデータライト要求ま
   たはデータリード要求を受け付けるバッファ装置におい
   て、 １つ、ないしはアドレスの連続する複数のデータを格納
   するデータバッファから成るバッファセットと、前記デ
   ータバッファのアドレスを格納するアドレスバッファ
   と、前記データバッファにデータが格納されていること
   を示すバッファイネーブルフラグと、前記データバッフ
   ァがすべて空であることを示すバッファエンプティフラ
   グと、前記データバッファのすべてにデータが格納され
   ていることを示すバッファフルフラグとから構成される
   １つないし複数のバッファブロックと、 前記データライト要求またはデータリード要求が行なわ
   れた際、前記バッファエンプティフラグ、および前記バ
   ッファフルフラグの状態、およびデータライト要求また
   はデータリード要求に係るアドレスと前記アドレスバッ
   ファの値の比較結果に基づき、前記データライト要求ま
   たはデータリード要求に対してリトライを返すかデータ
   転送を受け付けるかを判断する制御手段を有することを
   特徴とするバッファ装置。
2. 【請求項２】 前記バスからデータライト要求があった
   際、前記バッファセットの内の一つに前記バッファエン
   プティフラグがセットされておらず、かつそのアドレス
   バッファと前記データライト要求のアドレスが一致した
   という第１の条件、あるいは、前記第１の条件が成立せ
   ず、かつ、前記バッファセットのデータバッファにバッ
   ファエンプティフラグがセットされているという第２の
   条件のいずれかが成立した場合に、該当するバッファセ
   ットに対するデータライト要求を受け付け、それ以外の
   場合には前記データライト要求に対してリトライを返す
   ことを特徴とする請求項１に記載のバッファ装置。
3. 【請求項３】 前記バスからデータリード要求があった
   際、前記バッファセットの内の一つに前記バッファフル
   フラグがセットされており、かつそのバッファセットの
   アドレスバッファと前記データリード要求のアドレスが
   一致した場合、該当するバッファセットに対するデータ
   リード要求を受け付け前記バスからのデータリード要求
   に対してデータを返し、それ以外の場合には前記データ
   リード要求に対してリトライを返すことを特徴とする請
   求項１に記載のバッファ装置。
4. 【請求項４】 情報処理装置内のバスに接続され、前記
   バスに接続されたバスマスタからのデータライト要求ま
   たはデータリード要求を受け付けるとともに、このデー
   タ転送のために１つ、ないしはアドレスの連続する複数
   のデータを格納するデータバッファから成るバッファセ
   ットを含むバッファブロックを有するバッファ装置の制
   御方法において、 前記バッファセットの１つについて、それぞれ前記デー
   タバッファのアドレスを格納するアドレスバッファと、
   前記データバッファにデータが格納されていることを示
   すバッファイネーブルフラグと、前記データバッファが
   すべて空であることを示すバッファエンプティフラグ
   と、前記データバッファのすべてにデータが格納されて
   いることを示すバッファフルフラグを用い、 前記データライト要求またはデータリード要求が行なわ
   れた際、前記バッファエンプティフラグ、および前記バ
   ッファフルフラグの状態、およびデータライト要求また
   はデータリード要求に係るアドレスと前記アドレスバッ
   ファの値の比較結果に基づき、前記データライト要求ま
   たはデータリード要求に対してリトライを返すかデータ
   転送を受け付けるかを判断することを特徴とするバッフ
   ァ装置の制御方法。
5. 【請求項５】 前記バスからデータライト要求があった
   際、前記バッファセットの内の一つに前記バッファエン
   プティフラグがセットされておらず、かつそのアドレス
   バッファと前記データライト要求のアドレスが一致した
   という第１の条件、あるいは、前記第１の条件が成立せ
   ず、かつ、前記バッファセットのデータバッファにバッ
   ファエンプティフラグがセットされているという第２の
   条件のいずれかが成立した場合に、該当するバッファセ
   ットに対するデータライト要求を受け付け、それ以外の
   場合には前記データライト要求に対してリトライを返す
   ことを特徴とする請求項４に記載のバッファ装置の制御
   方法。
6. 【請求項６】 前記バスからデータリード要求があった
   際、前記バッファセットの内の一つに前記バッファフル
   フラグがセットされており、かつそのバッファセットの
   アドレスバッファと前記データリード要求のアドレスが
   一致した場合、該当するバッファセットに対するデータ
   リード要求を受け付け前記バスからのデータリード要求
   に対してデータを返し、それ以外の場合には前記データ
   リード要求に対してリトライを返すことを特徴とする請
   求項４に記載のバッファ装置の制御方法。
7. 【請求項７】 情報処理装置内のバスに接続され、前記
   バスに接続されたバスマスタからのデータライト要求ま
   たはデータリード要求を受け付けるとともに、このデー
   タ転送のために１つ、ないしはアドレスの連続する複数
   のデータを格納するデータバッファから成るバッファセ
   ットを含む複数のバッファブロックを有するバッファ装
   置の制御プログラムにおいて、 前記バッファセットの１つについて、それぞれ前記デー
   タバッファのアドレスを格納するアドレスバッファと、
   前記データバッファにデータが格納されていることを示
   すバッファイネーブルフラグと、前記データバッファが
   すべて空であることを示すバッファエンプティフラグ
   と、前記データバッファのすべてにデータが格納されて
   いることを示すバッファフルフラグを用い、前記データ
   ライト要求またはデータリード要求が行なわれた際、前
   記バッファエンプティフラグ、および前記バッファフル
   フラグの状態、およびデータライト要求またはデータリ
   ード要求に係るアドレスと前記アドレスバッファの値の
   比較結果に基づき、前記データライト要求またはデータ
   リード要求に対してリトライを返すかデータ転送を受け
   付けるかを判断する工程を含むことを特徴とするバッフ
   ァ装置の制御プログラム。
8. 【請求項８】 前記バスからデータライト要求があった
   際、前記バッファセットの内の一つに前記バッファエン
   プティフラグがセットされておらず、かつそのアドレス
   バッファと前記データライト要求のアドレスが一致した
   という第１の条件、あるいは、前記第１の条件が成立せ
   ず、かつ、前記バッファセットのデータバッファにバッ
   ファエンプティフラグがセットされているという第２の
   条件のいずれかが成立した場合に、該当するバッファセ
   ットに対するデータライト要求を受け付け、それ以外の
   場合には前記データライト要求に対してリトライを返す
   ことを特徴とする請求項７に記載のバッファ装置の制御
   プログラム。
9. 【請求項９】 前記バスからデータリード要求があった
   際、前記バッファセットの内の一つに前記バッファフル
   フラグがセットされており、かつそのバッファセットの
   アドレスバッファと前記データリード要求のアドレスが
   一致した場合、該当するバッファセットに対するデータ
   リード要求を受け付け前記バスからのデータリード要求
   に対してデータを返し、それ以外の場合には前記データ
   リード要求に対してリトライを返すことを特徴とする請
   求項７に記載のバッファ装置の制御プログラム。