JPS58165156A - プログラム試験システム接続方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、プログラム実行中の情報を破壊することなく
大量に採取する方式に関するものである。

第１図により従来技術の１つであるオンラインコマンド
により操作者の指定した主配憧装置内の番地のメモリ変
化と変化させた命令の番地を限られたエリアを使用しセ
ーブする方法である上塗り方式を説明する。

１１１図は、操作者が指定した番地のメモリ変化と変化
させた命令番地をセーブするエリアの構成図及びエリア
の使用手順の一例を示すものである。

以下図中の各名称及び使用方法を説明する。

図中３は操作者が指定した番地のメモリ変化と変化させ
た命令の番地（以下メモリ変化データと称する）をセー
ブするデータセーブエリアである。図中２はデータセー
ブエリア３にセーブする処理に必要な制御データを記憶
する書込制御エリアである。図中４は操作者が指定した
番地を記憶する操作者指定番地である。図中５はデータ
セーブエリア３にデータをセーブする番地を抽出する為
に必要なデータ書込りウンタである。図中６はデータセ
ーブエリア３が、１度以とオーバーフローしたことを示
すオーバーフロー表示である。以上メモリ変化データを
セーブするエリアの構成に必要な部分を説明したが、以
研左記エリアの使用の流れを示す、メモリ、変化データ
のセーブはデータセーブエリア３の先頭番地とデータ書
込カウンタ５の′和算結果で示す番地に行なう。データ
書込カウンタ５がデータセーブエリア３の最後番地をオ
ーバーするときはデータセーブエリア３の先頭に戻る為
データ書込カウンタ５を“θ″′にする。

以上操作者の指定した番地の変化データ８と変化させた
命令番地７のデータセーブエリア３にセーブする順序を
データ書込順序矢印９に示す。従ってデータセーブエリ
ア３にセーブするデータは、時間の経過と共に初期セー
ブデータが上塗りされデータセーブエリア３内容を出力
しても上塗りされたデータは利用できない公知の欠点を
有する。

従来はメモリ変化データをセーブするエリアが上塗り処
理の為有効なデータを失なってしまう。本発明は、上記
処理により失なうデータを救済し、救済したデータを１
有効に利用することを目的とする。　　　　　　□ プログラム試験用装置ＣＰＵは、被プログラム試験用装
置ＣＰＵに接続することでメモリ変化データ処理の開始
、終了を被プログラム試験用装置ＣＰＵより知らされプ
ログラム試験用装置ＣＰＵと禎プログラム試験用主記憶
装置を接続することでメモリ変化データセーブエリアの
上塗り処理の前に一定の周期でプログラム試験装置の記
憶装置にセーブエリア全部を抽出し、出力する方法で大
量データの退避採取を可能とした。

以下本発明の一具体的実施例を祥細に説明する。

第２図は、交換機システム１１とデバッグシステム１０
の接続構成図である。以下第１図で示した変化データ８
と命令番地７の装置間の動き及び制御信号の動きを第２
図を使用し説明する。

操作者は所定番地のメモリ変化をセーブする処理を開始
するテ＜入力装置により処理開始信号１６を制御装置１
３に送出する。制御装置１３は操作者が指定した番、、
地のメモリ変化と変化させた命令番地（以下メモリ変化
データと記す）をセーブする為主記憶装置１を監視する
。制御装置。

１３は操作者が指定した番地のメモリ変化を検出すると
メモリ変化データをセーブ信号１７として送出する。主
記憶装置１は制御装置１３より送出されたセーブ信号１
７により第１図で示すデータセーブエリア３に変化デー
タ８と変化させた命令番地７をセーブする。制御装置１
３は、入力装置１２か５の処理開始信号１′６を受信す
ると、主記憶装置１を監視すると同時に記憶データ読取
装置１５に出力起動信号１８を送出する。記憶データ読
堆装置１５は、出力起動信号１Ｂを受信すると一定の周
期で主記憶装置１内の第１図で示すデータセーブエリア
３より変化データ８と命令番地７をデータ信号１９とし
て抽出する。記憶データ読取装置１５は、主記憶装置ｌ
より受信したデータ信号１９を外部記憶装置２６のメモ
リエリアに送出しセーブする。更に、一定の周期でセー
ブ内容をデータ信号１９として出力装置１４に送出する
ｂ出力装置１４は、データ信号１９を受信すると出力形
態に合わし出力する。

上記処理の停止は操作者が入力装置１２より制御装置１
３に信号を送出し制御装置１３が主記憶装装置１の監視
を止め記憶データ読取装置１５へ停止信号を送出するこ
とで行なえる。

以上処理を行なううえで主記憶装置１へのアクセスが制
御装置１３と記憶データ読取装置１５の競合が考えられ
る。第３図に防止策として主記憶装置１に選択決定回路
２４を設けたものを示す。

以後第３図の説明をする。

制御装置１３が主記憶装置１にアクセスする場合は選択
回路２０に信号を送出し几２ＡＮＤ回路２２にトリガー
信号を送出することで制御装置１３と主記憶装置１の間
に接続路を設ける。又、記憶データ読取装置１５が主記
憶装置１にアクセスする場合は、選択回路２０に信号を
送出しＲｓ　Ａ　Ｎ　Ｄ回路２１にトリガー信号を送出
することで記憶データ読取装置１５と主記憶装置１の間
に接続路を設ける。制御装置１３と記憶データ読堆装置
１５からほぼ同時に主記憶装置１にアクセスがある場合
は選択回路２旧こおいて記憶データ読取装置１５のアク
セスを優先する。制御装置１３のアクセスは待ち合わせ
となり記憶データ読堆装置１５のアクセス終了後主記憶
装置１にアクセスを行なう。

上記選択回路２０、ＲＩＡＮＤ回路２１、Ｒ２ＡＮＤ回
路２２、ＯＲ回路２３を一括して選択決定回路２４とす
る。

ＯＲ回路２３は、Ｒｔ　ＡＮＤ回路２１、Ｒ２ＡＮＤ回
路２２と主記憶装置１を接続する為に設けた回路である
っ選択決定回路２４は、ＰＫＧ回路とすることで第２図
で示すデバッグシステム１０と交換機システム１１を接
続する場合のみ使用し、それ以外は外し制御装置１３と
主記憶装置１を直接接続するＰＫＧ回路に切り換える。

メモリ変化データを一定のエリアにセーブしていくが、
セーブ緻限定によるセーブ不可を防ぐ為エリアの上塗り
を行なう。従って初期セーブデータはエリア出力時破壊
されている場合があり有効なデータを失なってしまう。

本発明は上記処理における有効なデータを失、１′： なわずオンラインシステムの処理を停止せず抽出し出力
する。デバッグシステムはオンラインシステムより起動
、停止を行なえ、−にＰＫＧ回路を用いることで簡単に
オンラインシステムより切り離すことができる。

【図面の簡単な説明】

ＩＸ１図は操作者が指定した番地のメモリ変化と変化さ
せた命令番地をセーブするエリア構成とデータをセーブ
する流れを示す図、第２図は操作者が指定した番地のメ
モリ変化と変化させた命令番地をメモリ装置の所定エリ
アにセーブする処理とセーブしたデータを周期的に抽出
し出力する処理を行なうのに必要な装置構成図、第３図
は制御装置又は記憶データ読取装置が主記憶装置にアク
セスする際の・競合を防ぐための回路図である。 １・・・主記憶装置　　　２・・・書込制御１リア３・
・・データセーブエリア ４・・・操作者指定帯地　５・・・データ書込カウンタ
６・・・オーバーフロ、′ニ狭示 １・、１ ７・・・命令番地　　・　　８・・・変化データ第１図 才　２　図

Claims (1)

【特許請求の範囲】
1. １、情報処理装置に於いて実行されるプログラムを試験
   するために別途情報処理装置を設けて該情報処理装置に
   接続し試験対象となるプログラムを停止することなく該
   情報処理装置内のメモリ装置より内容を読み出すことで
   試験対象プログラムの試験を可能とすることを特徴とす
   るプログラム試験システム接続方式。