JPS5816491B2 - マルチプロセツサ・システム - Google Patents
マルチプロセツサ・システムInfo
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- JPS5816491B2 JPS5816491B2 JP2702880A JP2702880A JPS5816491B2 JP S5816491 B2 JPS5816491 B2 JP S5816491B2 JP 2702880 A JP2702880 A JP 2702880A JP 2702880 A JP2702880 A JP 2702880A JP S5816491 B2 JPS5816491 B2 JP S5816491B2
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- JP
- Japan
- Prior art keywords
- slave
- central processing
- flop
- flip
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
この発明は、マスク中央処理装置および主メモリに対し
て内部メモリを備えた複数台のスレーブ中央処理装置が
接続されたマルチプロセッサ・システムに関する。
て内部メモリを備えた複数台のスレーブ中央処理装置が
接続されたマルチプロセッサ・システムに関する。
マスク中央処理装置（マスタＣＰＵという）に対して複
数台のスレーブ中央処理装置（スレーブ□ＣＰＵという
）が接続されたマルチプロセッサ・システムにおいて、
たとえば主メモリを各スレーブＣＰＵが共用して使用す
る場合に、１つのスレーブＣＰＵが主メモリとの間で何
かの処理を実行しているときには他のスレーブＣＰＵは
その処理が終了するまで待たなければならない。
数台のスレーブ中央処理装置（スレーブ□ＣＰＵという
）が接続されたマルチプロセッサ・システムにおいて、
たとえば主メモリを各スレーブＣＰＵが共用して使用す
る場合に、１つのスレーブＣＰＵが主メモリとの間で何
かの処理を実行しているときには他のスレーブＣＰＵは
その処理が終了するまで待たなければならない。
多数台のスレーブＣＰＵが待ち行列の状態になっている
と優先順位の低（・スレーブＣＰＵは主メモリが使用可
能となるまで長時間待たなければならない。
と優先順位の低（・スレーブＣＰＵは主メモリが使用可
能となるまで長時間待たなければならない。
ところでスレーブＣＰＵとして利用されるＣＰＵ（マイ
クロプロセッサ）には、ＷＡＩＴ状態の継続時間が制限
（たとえば１０μｓ）されているものがある。
クロプロセッサ）には、ＷＡＩＴ状態の継続時間が制限
（たとえば１０μｓ）されているものがある。
したがって、制限時間を超過するおそれがあるのでこの
ようなＷＡＩＴ状態に時間制限のあるＣＰＵをスレーブ
ＣＰＵとして使用することは不可能であった。
ようなＷＡＩＴ状態に時間制限のあるＣＰＵをスレーブ
ＣＰＵとして使用することは不可能であった。
この発明は上記実情に鑑み、ＷＡ Ｉ Ｔ状態に時間制
限のあるＣＰＵをもスレーブＣＰＵとして使用すること
のできるマルチプロセッサ・システムを提供するもので
ある。
限のあるＣＰＵをもスレーブＣＰＵとして使用すること
のできるマルチプロセッサ・システムを提供するもので
ある。
以下、図面を参照してこの発明の実施例について詳しく
説明する。
説明する。
第１図において、システム全体を側脚するマスタＣＰＵ
１およびその主メモリ２は、複数のスレーブＣＰＵ１１
とデータバス、アドレスバスおよびコントロールバスを
含む共通バス８で結ばれている。
１およびその主メモリ２は、複数のスレーブＣＰＵ１１
とデータバス、アドレスバスおよびコントロールバスを
含む共通バス８で結ばれている。
この例では、便宜的に２台のスレーブＣＰＵ１１が図示
されているが、適数ｎ台設けられているものとする。
されているが、適数ｎ台設けられているものとする。
そして、これらのスレーブＣＰＵ１１に添字１．２、・
・・・・・、ｍ、、ｎ（ｍ＝ｎ−１）を付して表わす。
・・・・・、ｍ、、ｎ（ｍ＝ｎ−１）を付して表わす。
スレーブＣＰＵ１１はそのＷＡＩＴ状態の継続時間が制
限されているものであって、この制限時間をＴとする。
限されているものであって、この制限時間をＴとする。
また各スレーブＣ’ＰＵ１１はその内部メモリ１２を備
えている。
えている。
主メモリ２は、リードライトタイミング回路４で別画さ
れ、内部メモリ１２はスレーブＣＰＵ１１によるメモリ
要求信号ＭＱで制卸される。
れ、内部メモリ１２はスレーブＣＰＵ１１によるメモリ
要求信号ＭＱで制卸される。
共通バス８には、マスタＣＰＵ１と主メモリ２との間お
よびスレーブＣＰＵＩＩと主メモリ２との間にデー）３
，１３が設けられている。
よびスレーブＣＰＵＩＩと主メモリ２との間にデー）３
，１３が設けられている。
スレーブＣＰＵ１１からは、内部メモリ１２に対するメ
モリ要求信号ＭＱおよびマスタｃＰＵ１に対するＤＭＡ
要求信号ＤＱのいずれか一方が出力され、マスタＣＰＵ
ＩからのＤＭＡ許可信号ＤＡにもとづくメモリ・レディ
信号ＭＲおよびタイマ１４からの割込要求信号ＩＱが入
力する。
モリ要求信号ＭＱおよびマスタｃＰＵ１に対するＤＭＡ
要求信号ＤＱのいずれか一方が出力され、マスタＣＰＵ
ＩからのＤＭＡ許可信号ＤＡにもとづくメモリ・レディ
信号ＭＲおよびタイマ１４からの割込要求信号ＩＱが入
力する。
これに対してマスタＣＰＵＩからは基本クロック信号Ｃ
ＫおよびＤＭＡ許可信号ＤＡが出力され、ＤＭＡ要求信
号ＤＱが入力する。
ＫおよびＤＭＡ許可信号ＤＡが出力され、ＤＭＡ要求信
号ＤＱが入力する。
タイマ１４は、スレーブＣＰＵ１１から出力されるＤＭ
Ａ要求信号ＤＱによって計時動作を開始し、その設定時
間ｔが経過した場合に割込要求信号ＩＱを出力する。
Ａ要求信号ＤＱによって計時動作を開始し、その設定時
間ｔが経過した場合に割込要求信号ＩＱを出力する。
このタイマ１４は後述するように、計時動作を開始した
のち設定時間ｔが経過する前に、マスクＣＰＵＩからそ
のスレーブＣＰＵＩ １に対するＤＭＡ許可信号ＤＡが
出力されたときにＤフリップフロップ１５の出力Ｑによ
ってリセットされる。
のち設定時間ｔが経過する前に、マスクＣＰＵＩからそ
のスレーブＣＰＵＩ １に対するＤＭＡ許可信号ＤＡが
出力されたときにＤフリップフロップ１５の出力Ｑによ
ってリセットされる。
タイマ１４の設定時間ｔは、スレーブＣＰＵＩ １の制
限時間Ｔよりもやや短く設定されている。
限時間Ｔよりもやや短く設定されている。
スレーブＣＰＵ１１は、マスタＣＰＵＩを保持状態にし
て主メモリ２との間でデータ転送処理を実行するなど主
メモリ２を使用したい場合にＤＭＡ要求信号ＤＱを出力
する。
て主メモリ２との間でデータ転送処理を実行するなど主
メモリ２を使用したい場合にＤＭＡ要求信号ＤＱを出力
する。
Ｄフリップフロップ１５はこのＤＭＡ要求信号ＤＱが出
力されたときにそのスレーブＣＰＵ１１をＷＡＩＴ状態
にするためのものであって、ＤＭＡ要求信号ＤＱが出力
されると強制的にセットされ、出力Ｑを発生する。
力されたときにそのスレーブＣＰＵ１１をＷＡＩＴ状態
にするためのものであって、ＤＭＡ要求信号ＤＱが出力
されると強制的にセットされ、出力Ｑを発生する。
この出力ＱはスレーブＣＰＵ１１のメモリ・レディ端子
ＭＲに送られ、スレーブＣＰＵ１１はＷＡ Ｉ Ｔ状態
となる。
ＭＲに送られ、スレーブＣＰＵ１１はＷＡ Ｉ Ｔ状態
となる。
ＤＭＡ要求信号ＤＱがマスタＣＰＵ１によって受付げら
れ、マスタＣＰＵ １からＤＭＡ許可信号ＤＡが出力さ
れれば、この許可信号ＤＡはＮＯＴ回路６を経てＤフリ
ップフロップ５に送られ、このＤフリップフロップ５が
セットされる結果その出力Ｑによってゲート３が閉じら
れる。
れ、マスタＣＰＵ １からＤＭＡ許可信号ＤＡが出力さ
れれば、この許可信号ＤＡはＮＯＴ回路６を経てＤフリ
ップフロップ５に送られ、このＤフリップフロップ５が
セットされる結果その出力Ｑによってゲート３が閉じら
れる。
後述するように優先されてＪＫフリップフロップ１６が
セットされればその出力Ｑによってゲート１３が開かれ
るので、スレーブＣＰＵ１１と主メモリ２との間のデー
タ転送が可能となる。
セットされればその出力Ｑによってゲート１３が開かれ
るので、スレーブＣＰＵ１１と主メモリ２との間のデー
タ転送が可能となる。
そして後述するように１クロツク後に、反転出力Ｑがク
ロック人力ＴとしてＤフリップフロップ１５に入力する
のでこのＤフリップフロップ１５がリセットされその出
力Ｑがリセットされ、スレーブＣＰＵＩＩのＷＡＩＴ状
態が解除されるとともにタイマ１４がリセットされる。
ロック人力ＴとしてＤフリップフロップ１５に入力する
のでこのＤフリップフロップ１５がリセットされその出
力Ｑがリセットされ、スレーブＣＰＵＩＩのＷＡＩＴ状
態が解除されるとともにタイマ１４がリセットされる。
スレーブＣＰＵ１１がＤＡＭ要求信号ＤＱを出力してか
らタイマ１４の設定時間ｔが経過するまでの間にＪＫフ
リップフロップ１６がセットされない場合にはゲート１
３は開かれることはない。
らタイマ１４の設定時間ｔが経過するまでの間にＪＫフ
リップフロップ１６がセットされない場合にはゲート１
３は開かれることはない。
タイマ１４の設定時間ｔが経過するとタイマ１４から出
力が発生し、スレーブＣＰＵＩＩに割込要求信号ＩＱと
して入力するとともに、Ｄフリラグフロップ１５が強制
的にリセットされスレーブＣＰＵＩＩのＷＡＩＴ状態が
解除される。
力が発生し、スレーブＣＰＵＩＩに割込要求信号ＩＱと
して入力するとともに、Ｄフリラグフロップ１５が強制
的にリセットされスレーブＣＰＵＩＩのＷＡＩＴ状態が
解除される。
この場合にはスレーブＣＰＵ１１は主メモリ２に対する
処理を実行することな（、割込要求に対する割込処理を
実行し、必要であれば再びＤＭＡ要求信号ＤＱを出力す
る。
処理を実行することな（、割込要求に対する割込処理を
実行し、必要であれば再びＤＭＡ要求信号ＤＱを出力す
る。
このようにして、スレーブＣＰＵ１１は、その制限時間
Ｔ以上にわたってＷＡＩＴ状態を続けることを強制され
ることはない。
Ｔ以上にわたってＷＡＩＴ状態を続けることを強制され
ることはない。
ＪＫフリップフロップ１６．Ｄフリップフロップ１７お
よびこれらの周辺の論理回路は優先回路を構成するもの
である。
よびこれらの周辺の論理回路は優先回路を構成するもの
である。
この例では、スレーブＣＰＵ１１に付した添字１〜ｎの
小さい順に優先順位が高い。
小さい順に優先順位が高い。
スレーブＣＰＵ１１からＤＭＡ要求信号ＤＱが出力され
Ｄフリップフロッグ１５がセットされると、その出力Ｑ
がＤフリラグフロップ１１０入力りに送られるのでクロ
ック入力端子Ｔに入力するクロック信号ＣＫのタイミン
グでＤフリップフロップ１７もセットされる。
Ｄフリップフロッグ１５がセットされると、その出力Ｑ
がＤフリラグフロップ１１０入力りに送られるのでクロ
ック入力端子Ｔに入力するクロック信号ＣＫのタイミン
グでＤフリップフロップ１７もセットされる。
このＤフリップフロップ１７の出力ＱはＮＯＴ回路１９
を経てマスタＣＰＵ１にＤＭＡ要求信号ＤＱとして送ら
れる。
を経てマスタＣＰＵ１にＤＭＡ要求信号ＤＱとして送ら
れる。
またＤフリップフロップ１７０セットによってその反転
出力ＱはＩＩ Ｌ １ルベルになる。
出力ＱはＩＩ Ｌ １ルベルになる。
この反転出力ＱはＮＡＮＤ回路２０の一方の入力端子に
送られている。
送られている。
ＮＡＮＤ回路２０の他方の入力端子には、次に優先順位
の高い前段のＤＭＡ禁止信号ＤＰが入力している。
の高い前段のＤＭＡ禁止信号ＤＰが入力している。
Ｄフリップフロップ１７がセットされれば前段のＤＭＡ
禁止信号ＤＰの状態に関係なくＮＡＮＤ回路２０からは
ＩＩ ＨＩ＋レベルのＤＭＡ禁止信号ＤＰが出力され、
次段の優先順位の低いスレーブＣＰＵ１１の優先回路に
送られる ＪＫフリップフロップ１６の入力端子ＪにはＡＮＤ回路
１８の出力側が接続されている。
禁止信号ＤＰの状態に関係なくＮＡＮＤ回路２０からは
ＩＩ ＨＩ＋レベルのＤＭＡ禁止信号ＤＰが出力され、
次段の優先順位の低いスレーブＣＰＵ１１の優先回路に
送られる ＪＫフリップフロップ１６の入力端子ＪにはＡＮＤ回路
１８の出力側が接続されている。
このＡＮＤ回路１８には、Ｄフリップフロップ１７の出
力Ｑ、前段のＤＭＡ禁止信号ＤＰおよびＮＯＴ回路２１
を経て送られるマスタＣＰＵ１からのＤＭＡ許可信号Ｄ
Ａが入力している。
力Ｑ、前段のＤＭＡ禁止信号ＤＰおよびＮＯＴ回路２１
を経て送られるマスタＣＰＵ１からのＤＭＡ許可信号Ｄ
Ａが入力している。
したがってスレーブＣＰＵＩＩからＤＭＡ要求信号ＤＱ
が出力されＤフリップ７０ツブ１７がセットされたとき
に、前段からＮＯＴ回路２４を経て送られるＤＭＡ禁止
信号ＤＰの反転信号ＤＰ（以下単にＤＰで表わす、他の
反転信号についても同じ）がＩＩ ＨＩＩであってかつ
ＤＭＡ許可信号ＤＡが！ｌ ＨＩｆのときに、ＪＫフリ
ップフロップ１６の入力Ｊが“＋Ｈ＋“となり、ＮＯＴ
回路２３を経てクロック入力端子Ｔに入力するクロック
反転信号ＣＫの立上りでＪＫフリップフロップ１６はセ
ットされる。
が出力されＤフリップ７０ツブ１７がセットされたとき
に、前段からＮＯＴ回路２４を経て送られるＤＭＡ禁止
信号ＤＰの反転信号ＤＰ（以下単にＤＰで表わす、他の
反転信号についても同じ）がＩＩ ＨＩＩであってかつ
ＤＭＡ許可信号ＤＡが！ｌ ＨＩｆのときに、ＪＫフリ
ップフロップ１６の入力Ｊが“＋Ｈ＋“となり、ＮＯＴ
回路２３を経てクロック入力端子Ｔに入力するクロック
反転信号ＣＫの立上りでＪＫフリップフロップ１６はセ
ットされる。
ＪＫフリップフロップ１６の出力Ｑはクロック信号ＣＫ
とともにＡＮＤ回路２２に入力しているから、クロック
信号ＣＫの立上りの時点でＤフリップフロッグ１７が強
制的にリセットされる。
とともにＡＮＤ回路２２に入力しているから、クロック
信号ＣＫの立上りの時点でＤフリップフロッグ１７が強
制的にリセットされる。
ＪＫノリツブフロップ１６の出力Ｑはその入力端子Ｋに
も送られている。
も送られている。
したがってこのＪＫフリップフロップ１６は、クロック
反転信号σにの次の立上りの時点でリセットされる。
反転信号σにの次の立上りの時点でリセットされる。
次に第２図および第３図を参照して、上述した各回路の
動作をさらに詳しく説明する。
動作をさらに詳しく説明する。
第２図は。スレーブＣＰＵｎからのみＤＭＡ要求信号Ｄ
Ｑが発生した場合であり、それよりも優先順位の高いス
レーブＣＰＵ１〜ｍからはＤＭＡ禁止信号ＤＰ１〜ＤＰ
ｍは発生していな１． 、 （ＩＩ Ｌ ＩＩ レベル
、’ものとする。
Ｑが発生した場合であり、それよりも優先順位の高いス
レーブＣＰＵ１〜ｍからはＤＭＡ禁止信号ＤＰ１〜ＤＰ
ｍは発生していな１． 、 （ＩＩ Ｌ ＩＩ レベル
、’ものとする。
マスタＣＰＵＩが共通バス８を使用しているときにスレ
ーブＣＰＵｎからＤＭＡ要求信号ＤＱが出力されると、
上述のようにタイマ１４がスタートするとともにＤフリ
ップフロップ１５がセットされる結果、メモリ・レディ
信号ＭＲがＩＩ ＨＩＩになりスレーブＣＰＵｎはＷＡ
Ｉ Ｔ状態となる。
ーブＣＰＵｎからＤＭＡ要求信号ＤＱが出力されると、
上述のようにタイマ１４がスタートするとともにＤフリ
ップフロップ１５がセットされる結果、メモリ・レディ
信号ＭＲがＩＩ ＨＩＩになりスレーブＣＰＵｎはＷＡ
Ｉ Ｔ状態となる。
そして、基本クロックＣＫの次の立上りの時点でＤフリ
ップフロップ１７がセットされる結果、ＤＭＡ禁止信号
ＤＰｎが“Ｈ１ルベルになり、かつマスタＣＰＵ１にＤ
ＭＡ要求信号ＤＱが送られる。
ップフロップ１７がセットされる結果、ＤＭＡ禁止信号
ＤＰｎが“Ｈ１ルベルになり、かつマスタＣＰＵ１にＤ
ＭＡ要求信号ＤＱが送られる。
また、クロックＣＫの次の立下りの時点でタイマ１４に
「１」が加算される。
「１」が加算される。
マスタＣＰＵ１が共通バス８の使用を中断してＤＭＡ許
可信号ＤＡを発生したのちのクロックＣＫの最初の立上
りでＤフリップフロップ５がセットされてゲート３が閉
じられ、続くクロックＣＫの立下りでＪＫフリップフロ
ップ１６がセットされる。
可信号ＤＡを発生したのちのクロックＣＫの最初の立上
りでＤフリップフロップ５がセットされてゲート３が閉
じられ、続くクロックＣＫの立下りでＪＫフリップフロ
ップ１６がセットされる。
このため、その出力Ｑによってゲート１３が開かれる。
マスタＣＰＵＩが共通バス８の使用を中断してからゲー
ト１３が開かれるまでの間はデッド・サイクルである。
ト１３が開かれるまでの間はデッド・サイクルである。
ゲート１３が開かれるとスレーブＣＰＵｎが共通バス８
を使用する。
を使用する。
そしてクロックＣＫが立上るとＤフリップフロップ１７
が強制的にリセットされるので、マスタＣＰＵ１へのＤ
ＭＡ要求信号ＤＡが停止しかつＤＭＡ禁止信号ＤＰｎが
“Ｉ Ｌ ｌ“レベルに戻る。
が強制的にリセットされるので、マスタＣＰＵ１へのＤ
ＭＡ要求信号ＤＡが停止しかつＤＭＡ禁止信号ＤＰｎが
“Ｉ Ｌ ｌ“レベルに戻る。
スレーブＣＰ Ｕ ｎの共通バス使用サイクルが終了し
クロックＣＫが立下るとＪＫフリップフロップ１６がリ
セットされる結果その反転出力りが発生し、Ｄフリップ
フロップ１５の端子Ｔに送られる。
クロックＣＫが立下るとＪＫフリップフロップ１６がリ
セットされる結果その反転出力りが発生し、Ｄフリップ
フロップ１５の端子Ｔに送られる。
このＤフリップフロップ１５のデータ入力端子りは接地
されＩＩ Ｌ Ｉ＋レベルに保持されているからＤフリ
ップフロップ１５がリセットされ、スレーブＣＰＵ１１
のＷＡＩＴ状態が解除されるとともにタイマ１４がリセ
ットされる。
されＩＩ Ｌ Ｉ＋レベルに保持されているからＤフリ
ップフロップ１５がリセットされ、スレーブＣＰＵ１１
のＷＡＩＴ状態が解除されるとともにタイマ１４がリセ
ットされる。
また、ＪＫフリップフロップ１６の出力Ｑが“Ｉ Ｌ
＋＋レベルになるからゲート１３が閉じられる。
＋＋レベルになるからゲート１３が閉じられる。
マスタＣＰＵ１からのＤＭＡ許可信号ＤＡもこのとき停
止する。
止する。
第３図はスレーブＣＰＵＩ〜４から同時にＤＭＡ要求信
号ＤＱが出力された場合を示している。
号ＤＱが出力された場合を示している。
そして、スレーブＣＰＵ１１の制限時間Ｔは４クロツク
とする。
とする。
スレーブＣＰＵ１〜４ではスレーブＣＰＵ１が最も優先
順位が高く、スレーブＣＰＵ２，３，４の順に低くなっ
ている。
順位が高く、スレーブＣＰＵ２，３，４の順に低くなっ
ている。
したがって、まずスレーブＣＰＵ１のゲート１３が開き
、スレーブＣＰＵ１が共通バス８を使用する。
、スレーブＣＰＵ１が共通バス８を使用する。
この間にすべてのスレーブＣＰＵ１１のタイマ１４は動
作を開始する。
作を開始する。
また優先順位の低いスレーブＣＰＵＩＩに対してＤＭＡ
禁止信号ＤＰを出力する。
禁止信号ＤＰを出力する。
スレーブＣＰＵ１の共通バス８の使用が終了するとこの
スレーブＣＰＵＩからのＤＭＡ禁止信号ＤＰｉが停止す
るから、次にスレーブＣＰＵ２による共通バス８の使用
が可能となり、そのゲート１３が開く。
スレーブＣＰＵＩからのＤＭＡ禁止信号ＤＰｉが停止す
るから、次にスレーブＣＰＵ２による共通バス８の使用
が可能となり、そのゲート１３が開く。
以下同じようにしてスレーブＣＰＵ３による共通バス８
の使用が始まるが、この使用中においてスレーブＣＰＵ
４のタイマ１４の設定時間ｔが経過し、タイマ１４から
スレーブＣＰＵ４に割込要求信号ＩＱが送られる。
の使用が始まるが、この使用中においてスレーブＣＰＵ
４のタイマ１４の設定時間ｔが経過し、タイマ１４から
スレーブＣＰＵ４に割込要求信号ＩＱが送られる。
したがって、スレーブＣＰＵ４のＷＡＩＴ状態が解かれ
、スレーブＣＰＵ３が共通バス８の使用を終了してもス
レーブＣＰＵ４は共通バス８を使用することはできない
。
、スレーブＣＰＵ３が共通バス８の使用を終了してもス
レーブＣＰＵ４は共通バス８を使用することはできない
。
もちろん、スレーブＣＰＵ４のゲート１３が開かれるこ
とはない。
とはない。
上記の例は、優先順位の高いスレーブＣＰＵによる共通
バスの使用によって優先順位の低いスレーブＣＰＵが待
機させられる場合であるが、マスタＣＰＵからＤＭＡ許
可信号が出力されないためにスレーブＣＰＵが待機させ
られる場合にも、この発明は適用可能である。
バスの使用によって優先順位の低いスレーブＣＰＵが待
機させられる場合であるが、マスタＣＰＵからＤＭＡ許
可信号が出力されないためにスレーブＣＰＵが待機させ
られる場合にも、この発明は適用可能である。
以上の実施例では、タイマ１４はクロックＣＫの立下り
で「１」が加えられ、計数値が「４」であってクロック
ＣＫが出ている間に割込要求信号ＩＱを出すようになっ
ているが、クロックＣＫとは独立に時間を計数するもの
であってもよい。
で「１」が加えられ、計数値が「４」であってクロック
ＣＫが出ている間に割込要求信号ＩＱを出すようになっ
ているが、クロックＣＫとは独立に時間を計数するもの
であってもよい。
以上詳細に説明したようにこの発明によれば、スレーブ
ＣＰＵのＷＡＩＴ状態の制限時間内にＷＡＩＴ状態にあ
るスレーブＣＰＵに割込信号が入力してそのスレーブＣ
ＰＵのＷＡＩＴ状態が解除されるから、ＷＡＩＴ状態に
時間制限のあるＣＰＵもスレーブＣＰＵとして使用する
ことができる。
ＣＰＵのＷＡＩＴ状態の制限時間内にＷＡＩＴ状態にあ
るスレーブＣＰＵに割込信号が入力してそのスレーブＣ
ＰＵのＷＡＩＴ状態が解除されるから、ＷＡＩＴ状態に
時間制限のあるＣＰＵもスレーブＣＰＵとして使用する
ことができる。
第１図はこの発明の実施例を示すブロック図、第２図お
よび第３図は動作を示すタイム・チャートである。 １・・・・・・マスタ中央処理装置、２・・・・・・主
メモリ、１１・・・・・・スレーブ中央処理装置、１２
・・・・・・内部メモリ、１３・・・・・・ゲート、１
４・・・・・・タイマ、１５・・−・・・Ｄフリップフ
ロップ。
よび第３図は動作を示すタイム・チャートである。 １・・・・・・マスタ中央処理装置、２・・・・・・主
メモリ、１１・・・・・・スレーブ中央処理装置、１２
・・・・・・内部メモリ、１３・・・・・・ゲート、１
４・・・・・・タイマ、１５・・−・・・Ｄフリップフ
ロップ。
Claims (1)
- 【特許請求の範囲】 １ マスタ中央処理装置と主メモリに対して複数台のス
レーブ中央処理装置が接続されたマルチプロセッサ・シ
ステムにおいて、上記スレーブ中央処理装置から上記主
メモリの使用要求信号が発生した時点からあらかじめ定
められた一定時間後にそのスレーブ中央処理装置に割込
信号を入力する時限割込発生回路と、上記使用要求信号
が発生したときにそのスレーブ中央処理装置を待機状態
にするとともに、上記の一定時間以内に上記マスク中央
処理装置から許可信号があったときに上記スレーブ中央
処理装置の待機を解きかつ上記時限割込発生回路をリセ
ットする待機開封回路とを、上記各スレーブ中央処理装
置に装備したマルチプロセッサ・システム。 ２ 複数台の上記スレーブ中央処理装置に対して、一定
の優先順位にしたがって上記マスク中央処理装置からの
上記許可信号を制卸する優先回路を備えた、特許請求の
範囲第１項記載のマルチプロセッサ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2702880A JPS5816491B2 (ja) | 1980-03-03 | 1980-03-03 | マルチプロセツサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2702880A JPS5816491B2 (ja) | 1980-03-03 | 1980-03-03 | マルチプロセツサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56123052A JPS56123052A (en) | 1981-09-26 |
| JPS5816491B2 true JPS5816491B2 (ja) | 1983-03-31 |
Family
ID=12209610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2702880A Expired JPS5816491B2 (ja) | 1980-03-03 | 1980-03-03 | マルチプロセツサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816491B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234894U (ja) * | 1988-08-30 | 1990-03-06 |
-
1980
- 1980-03-03 JP JP2702880A patent/JPS5816491B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234894U (ja) * | 1988-08-30 | 1990-03-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56123052A (en) | 1981-09-26 |
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