JPH027152A - 複数要求調停装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマルチＣＰＵシステムの共存資源アクセスの調
停を行なう複数要求調停装置に関するものである。

従来の技術 マルチＣＰＵ構成のシステムに於ける、複数ＣＰＵ間の
通信手段として共有メモリ方式がある。

この共有メモリ方式は、通信速度と実現コストの両面で
有利な方式である。

第９図にこの共有メモリ方式の基本構成を示す。

ＣＰＵ８１、ＣＰＵ８２とＣＰＵ８３は３個の独立に動
作可能なＣＰＵである。

６６は、ＣＰＵ６１、６２、６３からアクセス可能な共
有メモリである。

６７は、ＣＰＵ６１、６２、６３と共有メモリ６６を結
合する内部バスである。共存メモリ６θをアクセスでき
るＣＰＵの台数は、１回のアクセスにつき１台に限られ
る。従って、第９図の構成で鍵となる作用は、共有され
るメモリの排他制御といえる。

６８はこの排他制御を実現する調停装置である。

この調停装置は、３台のＣＰＵｅｌ、６２、６３から発
生された共有メモリ６６へのアクセス要求の中から、１
度に１要求のみを選び、この要求を出したＣＰＵに共有
メモリ６６のアクセス権を与えるという機能を実現する
。

この従来の調停装置の構成について第３図を用いて説明
する。

２５はＣＰＵ６１が発生するＲ、ＥＱ（１）信号、２６
はＣＰＵ８２が発生するＲＥＱ　（２）信号、２７はＣ
ＰＵ８３が発生ずるＲＥＱ　（３）信号である。これら
の信号はそれぞれ対応する３台のＣＰＵ６１．６２．６
３が共有メモリ６６をアクセスするために発生する要求
信号であり、要求がある場合はＨレベルの信号を出す。

これらの要求信号２５．２６．２７はＣＰＵによる共有
メモリ６６へのアクセスが終了するまで１１レベルに保
たれる。

３５はＣＰ　Ｔ、７８１に調停装置６８から返されるＡ
ＣＫ　（１）信号、３６はＣｌ）　Ｕ　６２に調停装置
から返されるＡＣＫ　（２）信号、３７はＣＰＵ６３に
調停装置から返されるＡＣＫ（３）信号である。これら
の信号は対応する３台のＣＰＵに共有メモリのアクセス
を許可する働きを持つ応答信号であり、許可を意味する
信号レベルはＨレベルである。これらの３本の応答信号
は、必ず１度に１゜本しかＨレベルにならない。

２４はＳＣＩシＩ（信号であり、この調停装置６８のシ
ステムクロックとして機能する。

４４は３本の要求信号２５．２６．２７を一旦保持する
要求保持レジスタである。この要求保持レジスタ４４は
、４０のＲＥＱ　（１）信号保持ラッチと、４１のＲＥ
Ｑ　（２）信号保持ラッチと、４２のＲＥＱ（３）信号
保持ラッチから＋１４成されている。

Ｒ，ＥＱ（１）信号保持ラッチ４０と、ＲＥＱ（２）信
号保持ラッチ４１と、ＲＥＱ（３）信号保持ラッチ４２
はそれぞれデータ入力用のＤ端子と、データ書き込み用
のＣＫ端子と正論理デー・タ出力用のＱ端子と、クリヤ
用のＸＣＬＲ端子を備えている。Ｄ端子に入力されたデ
ータは、ＣＫ＠子に入力された信号の立ち１−かりてラ
ッチされ、Ｑ端子から出力される。またＸＣＬＲ端子に
Ｌレベル信号を入力すると、ラッチされた内容がクリヤ
される。

２９は、Ｒ，ＥＱ（Ｊ、）信号保持ラッチ４０のＱ端子
から出力されたＲＥＱ（１）ＯＵＴ信号である。３０は
、ＲＥＱ　（２）信号保持ラッチ４１のＱ端子から出力
されたＲＥＱ　（２）ＯＵＴ信号である。３１は、ＲＥ
Ｑ（３）信号保持ラッチ４２のＱ端子から出力されたＲ
ＥＱ（３）ＯＵＴ信号である。

３９は、要求保持レジスタ書き込みゲートで、要求保持
１／ジスタ４４に要求保持ラッチ書き込み信号３４を供
給する。このゲートの入力信号は５ＣＬＫ信号２４と次
に述べる要求有無検出器６１の出力信号３３である。Ｓ
　ＣＬ　Ｋ信号２４が、要求有無検出器６１の出力であ
る要求有無検出信号３３でゲートされる。要求有無検出
信号３３がＨレベルの時は５ＣＬＫ信号の内容がそのま
ま要求保持ラッチ書き込み信号３４に出力される。要求
有無検出信号３３がｌ、　１ノベルの時は要求保持ラッ
チ書き込み信号３４はＬレベルに保たれ、要求保持レジ
スタへ４４の計き込みが禁止される。

２８は、要求保持１／ジスタ４４に保持された要求を認
識する要求有無検出器であり、入力された２９．３０．
３１信号のうち１本でも１４レベルのものがあれば要求
が存在する七判断しＬ１ノベルの要求有無検出信号３３
を出力する。

４５は、選択器であり、入力信号２９．３０．３１のＩ
（レベルのものの中から、１本選び、その信号に対応し
た３５．３６．３７の中の応答信号を１本だけ選択する
。

次にこの従来の調停装置の動作を説明する。

非同期に発生する要求信号２５．２６．２７は要求保持
レジスタ書き込みゲート６１から供給される要求保持ラ
ッチ書き込み信号３４で、要求保持１／ジスタ４４にラ
ッチされる。

第４図では第１　Ｓ　ＣＬ　Ｋ信号の立ち下がりで発生
したＲＥＱ　（１）信号が第２ＳＣＬＫ信号の立ち上が
りでラッチされている。

次に要求保持レジスタの出力信号２９．３０．３１が要
求有無検出器６１に入力される。

信号２９．３０．３１にＨレベルの要求信号が存在すれ
ば、要求有無検出器６１のＬレベル出力が要求保持レジ
スタ書き込みゲート３９に入力され、要求保持ラッチ書
き込み信号３４が要求保持レジスタ４４に入力されるの
が禁止される。

第４図では、要求保持ラッチ書き込み信号３４は、第２
ＳＣＬＫ信号の立ち上がりパルス以降第５ＳＣＬＫ信号
の立ち上がりパルスまでの間禁止されている。

このメカニズムにより、要求保持ラッチ書き込み信号３
４が禁止され、−旦書き込まれた要求保持レジスタ４４
の内容が要求が全てクリヤされるまで保持される。

次に要求保持レジスタの出力信号２９．３０．３１が選
択器４Ｓに入力され、ここで１個の要求のみが選択され
、対応する応答信号のレベルがＨレベルにされる。

発明が解決しようとする課題 しかしながら上記のような構成では、５ＣＬＫ２４のク
ロック間隔が、非同期に発生する要求間隔より長い場合
、要求が発生してから、要求保持レジスタ４４に登録さ
れるまで時間がかかってしまっ。

また要求が発生しない間でも、５ＣＬＫ２４のクロック
間隔で要求保持レジスタ４４に書き込みが行われ余分な
電力が書き込みに消費されてしまうという問題を宵して
いた。

本発明はかかる問題に鑑み、要求は発生した時点で速や
かに登録され、かつ要求が発生しないときには電力をセ
ーブする複数要求調停装置を提供することを目的とする
。

課題を解決するための手段 本発明は、要求が存在することを通知するｎ個の要求と
、これらｎ個の要求に対応して、資源を使用することを
許可するｎ個の応答と、ｎ−１個の要求を保持する要求
保持レジスタと、要求保持レジスタに保持されたｎ−１
個の要求から１個の要求を選び出す選択器と、要求保持
レジスタに保持された要求の有無を認識する要求認識ゲ
ートと、を備えた複数要求調停装置である。

作　　　用 要求保持レジスタには、非同期に発生する要求の中で、
最も頻繁に発生する要求信号を除いたｎ−１個の要求が
入力される。

非同期に発生する要求の中で、最も頻繁に発生する要求
信号が、書き込みパルスとして、この要求保持レジスタ
に入力される。

要求保持レジスタに保持されたｎ−１個の要求は、要求
認識ゲートにより、要求が存在するかどうか判定される
。

要求が存在しないならば、この最も頻繁に発生する要求
に対する応答が返えされる。

要求が存在すれば、この最も頻繁に発生する要求に対す
る応答は待たされ、−旦保持された複数の要求に対する
応答のうち１個が、選択器で選ばれ返される。

この応答に対する処理が終了すると要求信号をクリアす
る。

要求がクリアされると、要求保持レジスタに保持された
対応する要求もクリアされ、選択器は次の要求を選択す
る。

要求保持レジスタに保持された全ての要求がクリアされ
ると、最も頻繁に発生する要求に応答を返す。

実施例 第１図は本発明の第１の実施例における調停装置の構成
図を示すものである。

第１図の構成を説明する前に、この調停装置が動作する
環境である共有資源方式の基本構成について説明する。

第１０図にこの調停装置が動作する共存資源方式の基本
構成を示す。

ＣＰＵ８９、ＣＰＵ７０Ｂ、ＣＰＵ７１・・・ＣＰＵ７
２は独立に動作可能なＣＰＵである。

７３は、ＣＰＵ８９．７０，７１．７２からアクセス可
能な共有資源である。

７４は、ＣＰＵ６９．７０．７１．７２と共有資源７３
を結合する内部バスである。共有資源７３をアクセスで
きるＣＰＵの台数は、１回のアクセスにつき１台に限ら
れる。

７５はｎ台のＣＰＵの排他制御を実現する調停装置であ
る。この調停装置は、ｎ台のＣＰＵ７０Ｂ、７０．７１
．７２から発生された共存資源７３へのアクセス要求の
中から、１度に１要求のみを選び、この要求を出したＣ
ＰＵに共有資源７３のアクセス権を与えるという機能を
実現する。

この調停装置の構成について第１図を用いて説明する。

１はＣＰＵ　（１）８９が発生するＩＲＥＱ（１）信号
、２はＣＰＵ　（２）７０が発生するＩＲＥＱ（２）信
号、３はＣＰＵ　（５）７１が発生するＩＲＥＱ　（３
）信号、４はＣＰＵ　（ｎ）７２が発生するＩＲＥＱ　
（ｎ）信号である。これらの信号はそれぞれ対応するｎ
台のＣＰＵ６９．７０．７１．７２が共有資源７３をア
クセスするために発生する要求信号であり、要求がある
場合はＨレベルの信号を出す。これらの要求信号のうち
２．３．４はＣＰＵによる共有資源７３へのアクセスが
終了スルまでＨレベルに保たれる。

８はＣＰＵ　（１）θ９に調停装置７５から返されるＩ
ＡＣＫ　（１）信号、９はＣＰＵ　（２）７０に調停装
置７５から返されるＩＡＣＫ　（２）信号、１０はＣＰ
Ｕ　（３）７１に調停装置７５から返されるＩＡＣＫ　
（３）信号、１１はＣＰＵ　（ｎ）７２に調停装置７６
から返されるＩＡＣＫ　（ｎ）信号である。これらの信
号は対応するｎ台のＣＰＵに共有資源のアクセスを許可
する働きを持つ応答信号であり、許可を意味する信号レ
ベルはＨレベルである。これらの１本の応答信号は、必
ず１度に１本しかＨレベルにならない。

７６はｎ−１本の要求信号２．３．４を一旦保持する要
求保持レジスタである。この要求保持レジスタ７６は、
１３のＩＲＥＱ　（２）信号保持ラッチと、１４のＩＲ
ＥＱ　（３）信号保持ラッチと、１５のＩＲＥＱ　（ｎ
）信号保持ラッチから構成されている。

ＩＲＥＱ　（２）信号保持ラッチ１３と、ＩＲＥＱ（３
）信号保持ラッチ１４と、ＩＲＥＱ　（ｎ）信号保持ラ
ッチ１５はそれぞれデータ入力用のＤ端子と、データ書
き込み用のＣＫ端子と正論理データ出力用のＱ端子と、
クリヤ用のＸＣＬＲ端子を備えている。Ｄ端子に入力さ
れたデータは、ＣＫ端子に入力された信号の立ち上がり
でラッチされ、Ｑ端子から出力される。またＸＣＬＲ端
子にＬレベル信号を入力すると、ラッチされた内容がク
リヤされる。・ ＩＲＥＱ　（２）信号２はＩＲＥＱ　（２）信号保持ラ
ッチ１３のＱ端子とＸＣＬＲ端子に接続されている。Ｉ
ＲＥＱ　（３）信号３はＩＲＥＱ　（３）信号保持ラッ
チ１４のＱ端子とＸＣＬＲ端子に接続されている。ＩＲ
ＥＱ　（ｎ）信号４はｔＲＥＱ（ｎ）信号保持ラッチ１
５のＱ端子とＸＣＬＲ端子に接続されている。

５は、ＩＲＥＱ　（２）信号保持ラッチ１３のＱ端子か
ら出力されたＩＲＥＱ　（２）ＯＵＴ信号である。８は
、ＩＲＥＱ　（３）信号保持ラッチ１４のＱ端子から出
力されたＩＲＥＱ　（３）ＯＵＴ信号である。１５は、
ＩＲＥＱ　（ｎ）信号保持ラッチ１５のＱ端子から出力
されたＩＲＥＱ　（ｎ）ＯＵＴ信号である。

１８は、要求保持レジスタに保持された要求を認識する
要求認識ゲートであり、入力された５、６．７信号のう
ち１本でもＨレベルのものがあれば要求が存在すると判
断しＬレベルの要求認識信号を出力する。

１６はプライオリティ選択器であり、６．６．７の入力
信号のＨレベルのものの中から、優先順位の高いものか
ら１本選び、その信号に対応した９、１０，１１の中の
応答信号を１本だけ選択する。

以上のように構成された本実施例の調停装置について、
第２図を用いて、以下その動作を説明する。

非同期に発生するｎ−１本の要求信号２．３．４は要求
信号ＩＲＥＱ　（１）信号１の立ち上がりエツジで、要
求保持レジスタ７６に書き込まれる。

第２図では第１のＩＲＥＱ　（１）信号の要求タイミン
グ１９と第２のＩＲＥＱ　（１）信号の要求タイミング
２０でｎ−１本の要求信号が要求保持レジスタ７６に書
き込まれる。

次に要求保持レジスタ７θの出力信号５．６．７が要求
認識ゲート１８に入力される。

信号５．６．７にＨレベルの要求信号が存在しない時は
、要求認識ゲート１８の出力はいっでもＨレベルになる
。この信号レベルがＩＡＣＫ（１）信号９として返され
、ＣＰＵ　（１）８９に、共有資源のアクセスを許可す
る。

ＣＰＵ　（１）８９はＨレベルの要求信号５．６．７が
存在しないときは、待たされることなく共有資源をアク
セスできる。

信号５．６．７にＨレベルの要求信号が存在すれば、要
求認識ゲート１８の出力がＬレベルになり、ＩＡＣＫ（
１）信号がＬレベルになり、ＣＰＵＡは共有資源へのア
クセスを、要求認識ゲート１８の出力がＨレベルになる
まで待たされる。

次にこのｎ−１本の要求保持レジスタの出力信号５．６
．７がプライオリティ選択器１６に入力され、ここでＨ
レベルの信号の中から１本の要求が優先順位に基づいて
選択され、対応する応答信号のレベルがＨレベルにされ
る。

この応答信号によって指示されたＣＰＵ　（２）７０か
らＣＰＵ　（ｎ）７２までのＣＰＵ−台が共有資源にア
クセスを行う。

このＣＰＵが処理を終えると、ＣＰＵは対応する要求信
号をＬレベルにする。

要求信号がＬレベルになると、ラッチ１３．１４．１５
のＸＣＬＲ端子により、要求保持レジスタ７６に登録さ
れている該当する要求がクリヤされる。

その後、要求保持レジスタ７６の内容が全てクリヤされ
るまで、プライオリティ選択器により、次の順位の応答
信号が選択される。

以上の動作が、要求保持レジスタ７６に保持された要求
がオールクリヤされるまで続けられる。

要求保持レジスタの内容がオールクリヤされると、ゼロ
検出器でこの状態が検出され、その結果ＩＡＣＫ（１）
応答信号９がアクティブにされる。

第２図ではＩＲＥＱ　（１）信号の要求タイミング２０
でＩＲＥＱ　（２）信号とＩＲＥＱ　（３）信号とＩＲ
ＥＱ　（ｎ）信号が要求保持レジスタに書き込まれる。

売ずＩＡＣＫ　（２）応答が返され、タイミング２１で
ＩＲＥＱ　（２）がクリヤされる。

次にＩＡＣＫ　（３）応答が返され、タイミング２２で
ＩＲＥＱ　（３）がクリヤされる。次にＩＡＣＫ　（ｎ
）応答が返され、タイミング２３でＩＲＥＱ　（ｎ）が
クリヤされる。　ＩＲＥＱ　（２）信号とＩＲＥＱ　（
３）信号とＩＲＥＱ　（ｎ）信号が全てクリヤされたの
ちＩＡＣＫ　（１）が返されＩＲＥＱ（１）の処理が行
われる。

以上の動作で、ＩＲＥＱ（１）信号１で要求保持レジス
タ７６に書き込まれた要求が処理される。

以上のように、本実施例によれば、ＩＲＥＱ（１）信号
１の立ち上がりエツジで残りのｎ−１本の信号ＩＲＥＱ
　（２）信号２からＩＲＥＱ　（ｎ）信号４までの状態
をラッチさせて、ＩＲＥＱ（２）信号２からＩＲＥＱ　
（ｎ）信号４までの要求が無い状態をＩＲＥＱ　（１）
信号１の状態としているので、ＩＲＥＱ（１）信号１を
保持するラッチが不用になる。

また、ＩＲＥＱ（１）信号に対する処理が、常に最後に
なるので、複数ある要求のなかで最も頻繁に発生する要
求を、ＩＲＥＱ（１）信号とし、順に発生頻度の高い要
求から順に優先順位を上げていくようにプライオリティ
選択器で優先順位をつけておくと最適な調停動作を得る
ことができる。

第２図は本発明の第２の実施例を示す調停装置の構成図
である。

第２図において、 ４６の２ＲＥＱ　（２）信号と４７の２ＲＥＱ　（１）
信号は非同期に発生する要求信号である。それぞれアク
ティブ状態はＨレベルとする。

４８の２ＡＣＫ　（２）信号と４９のＩＡＣＫ　（１）
信号は要求信号に対応する応答信号である。

それぞれアクティブ状態はＨレベルとする。

５０は１個の要求信号をラッチできる要求保持ラッチで
あり、前記第１の実施例で説明したＤ端子とＣＫ端子と
ＸＣＬＲ端子とＱ端子を備え、この外負論理出力のＸＱ
端子を備えている。

２ＲＥＱ　（２）信号はラッチ５０のＤ端子に接続され
ると共にＸＣＬＲ端子に接続され、２ＲＥＱ（１）信号
はラッチ５０のＣＫ端子に接続され、ラッチ５０のＱ端
子から２ＡＣＫ　（２）信号が出力され、ラッチＸＱ端
子から２ＡＣＫ　（１）信号が出力される。。

前記のように構成された第２の実施例の調停装置につい
て、以下その動作を説明する。

要求信号２ＲＥＱ　（１）の立ち上がりエツジで要求信
号２ＲＥＱ　（２）が要求保持ラッチ５ｏに登録される
。

このとき、要求信号２ＲＥＱ　（２）がディスアクティ
ブであれば、ラッチ５０のＸＱ端子出力がＨレベルにな
り、応答信号２ＡＣＫ　（１）がアクティブになり、要
求２ＲＥＱ　（１）の処理が行われる。

要求信号２ＲＥＱ　（２）がアクティブであれば、ラッ
チの正出力が１になり、応答信号２ＡＣＫ　（２）がア
クティブになり、要求２ＲＥＱ　（２）の処理が先に行
われ、要求２ＲＥＱ　（１）の処理が待たされる。

この場合、要求２ＲＥＱ　（２）の処理が終了した後、
要求２がＬレベルになって、要求保持ラッチの内容がク
リヤされて、応答信号２ＡＣＫ　（１）がアクティブに
なり、待たされた要求２ＲＥＱ　（１）の処理が行われ
る。

以上のように、本実施例によれば、２要求の場合なので
、従来例で必要であった選択器、要求有無検出器が不用
になり、節単に回路が構成できる。

第３図は本発明の第３の実施例の調停装置の構成図であ
る。

同図において、 ５３の３ＲＥＱ　（２）信号と５４の３ＲＥＱ　（１）
信号は非同期に発生する要求信号である。それぞれアク
ティブ状態はＨレベルとする。

４５の３ＡＣＫ　（２）信号と５８の３ＡＣＫ　（１）
信号は要求信号に対応する応答信号である。

それぞれアクティブ状態はＨレベルとする。

５５は１個の要求信号をラッチできる要求保持ラッチで
あり、前記第１の実施例で説明したＤ端子とＧＫ端子と
ＸＣＬＲ端子とＱ端子を備え、この外負論理出力のＸＱ
端子を備えている。

５７はタイマである。このタイマには、スタート用入力
端子とクリヤ用入力端子と負出力がある。

クリヤ端子にＬレベルの信号が入力されると負出力はＨ
レベルになる。クリヤ入力端子にＬレベルを印可したの
ち、スタート用入力端子をＨレベルにすると、予め設定
した時間が経過した後、負出力からＬレベル信号が出力
される。

３ＲＥＱ　（２）信号はラッチ５５のＤ端子に接続され
ると共にＸＣＬＲ端子に接続され、３ＲＥＱ（１）信号
はラッチ５５のＣＫ端子に接続され、ラッチ５５のＱ端
子から出力される３ＡＣＫ（２）信号はタイマ５７の５
ＴＲＴ端子とクリヤ端子に接続されている、ラッチ５５
のＸＱ端子から３ＡＣＫ　（１）信号が出力される。

以上のように構成された本実施例の調停装置について、
以下その動作を説明する。

応答３ＡＣＫ　（２）がアクティブになると、タイマー
がスタートする。タイマー設定時間の間に３ＲＥＱ　（
２）の処理が終了せずに応答３ＡＣＫ（２）がディスア
クティブにならない場合、　（応答３ＡＣＫ　（２）が
アクティブになり続けた場合）タイマ５７の負出力によ
り、応答３ＡＣＫ　（２）を強制的にディスエーブルに
し、応答３ＡＣＫ、（１）をアクティブにし３ＲＥＱ　
（１）にアクセス権を渡す。

以上のように、本実施例によれば、要求３ＲＥＱ（２）
の応答３ＡＣＫ　（２）でタイマーをスタートさせるた
め、要求３ＲＥＱ　（２）の処理で、存在しないメモリ
をアクセスするなどで発生したバスロック状態でも、要
求３ＲＥＱ　（２）を途中でクリヤでき、バスがロック
されることがなく、要求３ＲＥＱ　（１）の処理を行う
ことができる。

発明の詳細 な説明したように、本発明によれば、最も頻繁に発生す
る要求で残りの要求を受は付けることができるため、ほ
かの要求が無い場合には、この最も頻繁に発生する要求
を即座に受は付けることができる。そこには、システム
クロックとのタイムラグによる待ち時間はない。特に、
最も頻繁に発生する要求と残りの要求の発生頻度に大き
な差が存在する場合に、効果が大きい。いま、要求が２
種類あり、最も頻繁に発生する要求をＡ１　残りの要求
をＢとする。この中でＡの発生間隔とＢの発生間隔とが
、１対１０程度であれば、Ａが最初にサービスを受ける
回数は、１０回中９回ある。

この９回は要求が発生した時点でサービスを受けること
ができる。残りの１回は、Ｂが先にサービスをうけ、次
にＡがサービスをうけることになる。

Ｂがサービスを受けるときに発生する遅れも高々Ａの発
生間隔以内になり、この場合はＢの間隔の１０分の１以
内になり問題にならないといえる。

従来例であれば、Ａの９回の発生についても必ずシステ
ムクロックとの遅れ分があり、これは高々９クロック間
隔になる。クロック間隔が狭い間は良いが、クロック間
隔が広いとこの差は大きくなる。このように、全体に見
てもＡにたいするサービスが従来例に比べ良いといえる
。

また、本発明では要求発生間隔が変化しても、１回の要
求に対して１回の書き込みパルスしか発生しないので、
ラッチで消費する電力が少なくなる。

以上のことから、本発明の実用的効果は大きいといえる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例における複数要求調停装
置の構成図、第２図は同実施例の動作タイミングチャー
ト図、第３図は従来の複数要求調停装置の構成図、第４
図はこの従来の複数要求調停装置の動作タイミングチャ
ート図、第５図は本発明の第２の実施例における調停装
置の構成図、第６図は同第２の実施例の動作タイミング
チャート図、第７図は本発明の第３の実施例の複数要求
調停装置の構成図、第８図は同第３の実施例の調停装置
の動作タイミングチャート図、第９図は従来の共有メモ
リ方式の構成図、第１０図は第１の実施例の共有資源方
式の構成図である。 １・・・Ｉ　ＲＥ　Ｑ　（１）信号、　２・・・ＩＲＥ
Ｑ（２）信号、３・　ＩＲＥＱ（３）信号、　４−ＩＲ
ＥＱ（ｎ）信号、５・・・Ｉ　ＲＥ　Ｑ　（２）ＯＵ　
Ｔ信号、８・　ＩＲＥＱ（３）ＯＵＴ信号、 ７＝ＩＲＥＱ（ｎ）ＯＵＴ信号、 ８・・・ＩＡＣＫ（１）信号、　９・・・ＩＡＣＫ（２
）信号、１０−Ｉ　Ａ　ＣＫ　（３）信号、　１１・Ｉ
　Ａ　ＣＫ　（ｎ）信号、１３・・・ＩＲＥＱ（２）保
持ラッチ、１４・・・ＩＲＥＱ（３）保持ラッチ、１５
・Ｉ　ＲＥ　Ｑ　（ｎ）保持ラッチ、１６・・・プライ
オリティ選択器、 １８・・・要求認識ゲート、 １Ｂ・・・第１のＩ　ＲＥ　Ｑ　（１）の要求タイミン
グ、２０・・・第２のＩＲＥＱ（１）の要求タイミング
、２１・・・ＩＲＥＱ（２）の要求解除タイミング、２
２・・・ＩＲＥＱ（３）の要求解除タイミング、２３・
・・ＩＲＥＱ４の要求解除タイミング、２４・・・５Ｃ
ＬＫ信号、　２５・・・ＲＥ　Ｑ　（１）信号、２Ｂ・
・・ＲＥ　Ｑ　（２）信号、２７・・・ＲＥ　Ｑ　（３
）信号、２８・・・要求有無検出器、 ２９・・・ＲＥＱ（＋）ＯＵＴ信号、 ３０・・・ＲＥＱ（２）ＯＵＴ信号、 ３１・・・ＲＥＱ（３）ＯＵＴ信号、 ３３・・・要求有無検出信号、 ３４・・・要求保持ラッチ書き込み信号、３５・・・Ａ
ＣＫ（１）信号、３６・・・Ａ　ＣＫ　（２）信号、３
７・・・ＡＣＫ（３）信号、 ３９・・・要求保持レジスタ書き込みゲート、４０・・
・ＲＥＱ（１）保持ラッチ、 ４１・・・ＲＥ　Ｑ　（２）保持ラッチ、４２・・・Ｒ
ＥＱ（３）保持ラッチ、 ４４・・・要求保持レジスタ、４５・・・選択器、４６
・・・２ＲＥＱ（２信号、４７・・・２ＲＥＱ（１）信
号、４８・・・２　Ａ　ＣＫ　（２信号、４９・・・２
　Ａ　ＣＫ　（１）信号、５０・・・３ＲＥＱ（２保持
ラツチ、 ５３・・・３ＲＥＱ（２信号、５４・・・３　ＲＥ　Ｑ
　（１）信号、５５・・・３ＲＥＱ（２保持ラツチ、 ５Ｂ・・・３　Ａ　ＣＫ　（１信号、 ５７・・・タイマ、５８・・・タイマ負出力信号、６１
・・・ＣＰＵ、Ｇ２・・・ＣＰＵ、Ｇ３・・・ＣＰ　Ｕ
。 ６Ｂ・・・共有メモリ、６７・・・内部バス、６８・・
・調停装置、Ｇ９・・・ＣＰＵ（１）、７０・・・ＣＰ
Ｕ（２）、７１・ＣＰ　Ｕ　（３）、７２”・ＣＰ　Ｕ
　（ｎ）、７３”・共有資源、７４・・・内部バス、７
５・・・調停装置。 代理人の氏名　弁理士　中尾敏男′ほか１名第 図 第 図

Claims (1)

【特許請求の範囲】
1. 要求が存在することを通知するｎ個の要求と、これらｎ
   個の要求に対応して、資源を使用することを許可するｎ
   個の応答と、ｎ−１個の要求を保持する要求保持レジス
   タと、要求保持レジスタに保持されたｎ−１個の要求か
   ら１個の要求を選び出す選択器と、要求保持レジスタに
   保持された要求の有無を認識する要求認識ゲートと、を
   備えたことを特徴とする複数要求調停装置。