JPS5816201B2 - 工作機械制御システム - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル・データ制御システムに関し、さら
に具体的にはおびたゾしい数及び種類の工作機械を制御
及びモニタするためのシステムに関する〇 製造並びにファシリティの制御及びモニタの両者におけ
る工場の自動化の増大のみならず、家庭及び事業所にお
ける多くの生活分野における自動化のたえざる増大と共
に、自動化された工場、事業所及び家庭において操作を
遂行するおびたゾしい数及び種類の工作機械に効果的な
インターフェイスを与える様中央プロセッサの能力を増
大させるため、中央プロセッサの入出力の分配能力を増
大させる装置に対するたえざる要求が存在する。

中央処理システムの入出力分配能力を増大させるための
１つの伝統的な試みは、中央プロセッサ内で直接、もし
くは関連集中化データ・プロセス・サブ・システム中で
標準の多重化技法を使用する事である。

この場合サブシステムは広範な多重化能力を有し、主中
央プロセッサから単一もしくは２重１１０バスを経て印
加される命令に応答し、これを解釈して１０００もしく
はそれ以上の１１０バスの１つを介して選択された遠隔
地の工作機械とディジタル・データ・トランザクション
を行うものである。

これ等の１１０バスは多重化を行うサブシステムがこれ
とインターフェイスする遠隔地に存在する工作機械のす
べてと個々に通信するために必要とされるものである。

この様な多重化システムは中央プロセッサによってモニ
タ及び制御される工作機械の数が限定されているか、も
しくは工作機械が中央プロセッサに対し妥当な近い範囲
に存在する場合には効果的に使用されているが、多数の
工作機械もしくは少なく共工作機械のサブ機能が中央プ
ロセッサによって制御されなければならないか、或いは
制御さるべき工作機械が中央プロセッサに関して遠く、
即ち３０ｍ乃至ＩＫｍの距離に存在する場合には十分満
足すべきものとは云いがたい。

後者の場合における標準の多重化システム及びサブシス
テムの短所の成るものは多重化サブシステムからのデー
タが長い距離にわたって１０００もしくはそれ以上の個
々のデータ・バス上を伝送されなければならない点にあ
る。

従って、多重化機能に隣接する中央ロケーションにおけ
る信号の条件付け（中央プロセッサからのディジタル１
１０信号を工作機械が応答し得る条件にする）は条件付
けられた信号が悪条件の環境を通る夫々のバス上をかな
りな距離移動しなければならず、漂遊雑音によって悪影
響を受は得るので非実際的である。

この事は工作機械に隣接して、もしくは内部に個々の信
号条件付はユニットを必要とするが、この場合、信号条
件付けの費用が増大する。

いずれにしても、信号条件付けが工作機械において個々
のベースで行われる時ですら、１０００もしくはそれ以
上の個々のデータ・バスを長い距離にわたって走行させ
る問題は極めて高価なものとなる。

この様なデータ・バスが通る必要のある悪環境は線上の
２レベル・ディジタル・データにする影響を与え、長い
高価な同軸保護ケーブルが多数のデータ・バスに対して
使用されなければならない。

従来技法はこれ等の問題を認識しており、中央プロセッ
サの制御の下に動作し、関連する工具を制御する遠隔地
に存在する工具制御装置を有するシステムを成程度迄開
発している。

しかしながら、中央プロセッサと工作機械へのディジタ
ル１１０間のデータ・トランザクションの分配に関して
この様なシステムの動作はディジクル・データ・プロセ
スの見地から見て上記のより高価な多重化システムより
も低速且つ低効率である。

さらに工作機械の近く且つ中央プロセッサから遠くはな
れて存在する工具制御装置のシステムを与え、工具制御
装置が中央プロセッサとの最小のデータ・トランザクシ
ョンを必要とする事が望まれる。

従って、本発明の目的は中央プロセッサのディジタル人
力／出力を分配及び条件付けるためのシステムを与え、
同じシステムを遠隔の工作機械に適用し、工作機械への
長い距離にわたる多重バス通信を除去し、他方中央プロ
セッサの時間もしくは関与を最小にする事にある。

本発明の他の目的は中央プロセッサのディジタル入力／
出力を分配及び条件付けるためのシステムを与え、同じ
システムを遠隔工作機械に適用し、中央プロセッサと工
作機械人力／出力間の通信時間を著しく犠牲にする事な
く長い距離にわたる多重データ・バス上の通信を除去す
る事にある。

本発明の他の目的は中央プロセッサのディジタル人力／
出力を分配及び条件付けるためのシステムを与え、同シ
ステムを遠隔工作機械に適用し、中央プロセッサが分配
システムとの通信トランザクションを中止した時に上記
ディジタル人力／出力の継続分配及び条件付けのための
長距離にわたる多重データ・バス上の通信を除去する事
にある。

本発明の他の目的は中央プロセッサのディジタル人力／
出力を分配及び条件付けるためのシステムを与え、同シ
ステムを遠隔工作機械に適用して長距離にわたる多重デ
ータババス上の通信を除去し、中央プロセッサが分配シ
ステムとの通信を中止した後に中央プロセッサの出力に
よって開始された工作機械の機能を完了もしくは停止さ
せる事にある。

本発明の他の目的は中央プロセッサのディジタル人力／
出力の分配及び条件付けのためのシステムを与え、これ
を遠隔の工作機械に適用し、これにより長距離の多重デ
ータ・バス上の通信を除去し、中央プロセッサ、並びに
中央プロセッサ及び選択工作機械間に通信路が存在して
いる部分以外の分配及び条件付はシステムの部分がプロ
セッサ及びシステムに損害もしくは干渉を与え得る接地
もしくは他のランダム電流差から完全にアイソレートさ
れる事にある。

本発明に従って、中央プロセッサ及び各１個の工作機械
と作動的に関連する複数個の工具制御装置より成る複数
個の工作機械を制御するシステムが与えられる。

制御装置の各々は工具機能を制御するために関連工作機
械へディジタル出力を与え、及び／もしくは工具から工
具の状態を示すディジタル入力を受取るのに適している
少なく共１個の工具制御ユニットより成る０上条重−チ
ヤンネル・データ・バスが中央プロセッサに接続され、
並列データ・ビットを転送する事により、プロセッサへ
もしくはプロセッサからのデータ・トランザクションを
行う。

システム中のデータ分配装置がユニット・データ・バス
を主データ・バスに結合する。

これ等の分配装置は中央プロセッサからの分配信号の組
に応答して、工具制御ユニットの１つを選択的に付勢し
、主バスからこの選択された制御ユニットに接続された
ユニット・データ・バスへノデータ経路のみを選択的に
付勢する装置を含む。

さらに分配装置は中央プロセッサが他の工具ユニットを
選択的に付勢するための分配信号の次の組を発生する迄
は主データ・バスから中央プロセッサに至るこの付勢さ
れたデータ経路のみを開放状態に保持し、ユニット・デ
ータ・バスを経て選択されない工具制御ユニットに至る
すべての他のデータ経路を閉成状態に保持する装置を含
む。

本発明の他の態様に従い、中央プロセッサ並びに各々が
１個の工作機械に作動的に関連する複数・個の工具制御
装置より成る複数の工作機械を制御するシステムが与え
られる。

主多重−チャンネル・データ・バスが中央プロセッサ及
び各制御装置間に接続され、プロセッサへもしくはプロ
セッサからのデータの並列ビットの転送によりプロセッ
サ及び制御装置間のデータ・トランザクションを行うＯ 制御装置の各々は少なく共ディジクル出力を関連工作機
械に与えて工具機能を制御し、及びもしくは上記工具か
ら工具状態を示すディジクル入力を受取るに適した少な
く共１個の工具制御ユニットより成る。

さらに制御装置はデータ・トランザクションが完了し、
プロセッサがもはや工具制御装置と通信しなくなった後
でも中央プロセッサからのデータ・トランザクションに
よって開始された工具機能を完了させる装置を含む。

工具制御装置は同様に予しめ選択された工具の状態を示
すディジタル入力を受取る事に基づいて制御工具機能を
停止する装置を含む。

工具機能を完了させるための装置及び工具機能を停止さ
せるための装置は共に、さらに中央プロセッサへもしく
は中央プロセッサからの何等の通信を必要とする事なく
制御装置内で完全に動作可能である。

第１図は本発明のシステムの極めて総括的な図を示す。

システムは複数の工作機械１３に対し制御を与える。

この様な工作機械は任意の周知の工作機械であり得、そ
の動作状態は計算機もしくは中央データ・プロセッサに
よってモニタされ得る。

この工作機械は同様にその動作がこの様な計算機によっ
て制御され得る工具であり得る０従って、工作機械は中
央プロセッサがモニタされた温度データを受取り、次い
でモニタ・データに応答して加熱素子スイッチを制御す
る炉の如き簡単な工具（ｔｏｏｌ）から工作物の電子ビ
ームもしくはイオン・ビーム処理に使用される工具の如
きより複雑な工具に迄及び得る。

第１図の各工作機械１３は少なく共月固の工具制御装置
ブロック１４と作動的に関連している。

より複雑な工作機械は２個以上の工具制御装置ブロック
を必要とし得る。

各工具制御装置ブロックは複数の工具制御ユニット１６
を含み、これ等は関連工作機械１３にディジタル出力を
与えて、工作機械中１３Ａ及び１３Ｂとして指示された
特定の工具動作を制御し、及び、もしくは工作機械から
１１０線１５に沿って工具中の特定の感知状態を示すデ
ィジクル入力を受取る。

工具制御ユニット１６から線１５に沿って与えられるデ
ィジタル出力はンレノイド、弁もしくはスイッチの如き
工作機械のユニットに接続されこの様なユニットを駆動
し、及び、もしくは線１５は工作機械中の種々の感知装
置に接続され、工具から温度、圧力もしくは体積の如き
特定の工具の状態を示すディジタル入力を受取る。

中央プロセッサ１は多重チャンネル・データ・バス３１
を介して夫々の工具制御ユニット即ちマクロファンクシ
ョン１６に接続され、中央プロセッサはバス３１上にデ
ータの並列ビットを出入する事によりデータのトランザ
クションを行う。

各工具制御ユニット即ちマクロファンクション１６はそ
れに関連して同様に多重チャンネル・バスであるユニッ
ト・データ・バスを有する。

さらにシステムは各工作機械のための工具制御ブロック
と関連するデータ分配装置を含んでいる。

ブロック・インターフェイス・カード２８（第３図）を
含むこれ等のデータ分配装置は中央プロセッサからの分
配もしくはアドレス信号の組に応答して動作し、工具制
御ユニット１６の１つを選択的に付勢し、この選択され
た工具制御ユニットから中央プロセッサに戻るデータ路
のみを選択的に付勢し、全システム中の任意の他の工具
制御ユニットからのすべてのデータ路を排除する。

例えば、もし工具制御ユニット１６′が付勢される時は
全システム中中央プロセッサに戻される様付勢される唯
一のデータ経路は第１図中工具制御ユニット１６′から
の太線で示されているものである。

さらに以下詳細に説明される如く、１度このデータ路が
選択的及び排他的に付勢されると、システムは経路のロ
ックを与え、中央プロセッサに至る経路は開放状態に残
され、他の工具制御ユニットからのすべての他の経路は
中央プロセッサが他の工具制御ユニットを選択的に付勢
する分配もしくはアドレス信号の次の組を発生する迄閉
ざされる０ さらに後に説明される如く、中央プロセッサによって一
度アドレスされた１以上の工作制御装置ブロックはデー
タ・トランザクションが完了し、中央プロセッサが工具
制御装置１４ともはや通信しなくなった後ですら、デー
タ・トランザクショ・ンによって開始された１乃至それ
以上の工具動作を完了させる装置を有する。

工作機械１３は回路のマクロファンクションである種々
のインターフェイス・カードを含む工具制御装置ブロッ
クを通インターフェイス・カードから種々のインターフ
ェイスもしくはマクロファンクション回路カード１６へ
の共通バスもしくはマクロファンクション・インターフ
ェイス・バス２９は第２図に示されたデータ・バス２３
、指令バス２５及び同期線２６゜復帰線３０及びカード
選択線２７を含む。

指令バス２５（第２図）はどのレジスタもしくは機能が
付勢されるべきかを示すのに使用されるサブレベル指令
を発生するために解読される。

レジスタ選択論理装置９８（第２図）はさらに他の機能
を遂行する。

特定のインターフェイス・カードに対して指定される如
く、同期線２６が付勢され、カードが選択され、有効な
指令の組合せが指令バス上に存在する時には、復帰応答
線３０（第２図）がレジスタ選択論理装置９８によって
付勢され、トランザクションの成功が示される。

第２図はマクロファンクション・カード１６の・−物理
的境界を破線で示す。

カード１６に人出するいくつかの標準線が存在する事に
注意されたい。

データ・バス２３、同期線２６、復帰線３０、指令バス
線２５及びカード選択線２７が存在する（すべてはイン
ターフェイス・バス２９の１部である）。

すべてのインターフェイス・カードは同じ型のマクロフ
ァンクション・インターフェイス・バス２９へ接続され
ている。

中央プロセッサからブ爾ツク１４への分配回路網３１即
ち分配インターフェイス・バス・システム（第１図及び
第３図）は１方向性である２つのデータ・バス、即ちア
ウトバス及びインバスを有する。

マクロファンクション・インターフェイス２９は双方向
性である単一のデータ・バス２３を有する。

これ等のインターフェイスの構造は次の表に示されてい
る。

分配インターフェイス・バス・システム（３１）アウト
バス（９３） ＸＯＸｉ Ｘ２ Ｘ３ Ｘ４
Ｘ５ Ｘ６ Ｘ７ ＸＰ ９インバス（９４
）ＹＯＹＩ Ｙ２ Ｙ３ Ｙ４ Ｙ５ Ｙ６
Ｙ７ ＹＰ ９指令タグ（２５） Ｃｏ
ＣＩ Ｃ２Ｃ３４同 期（２６）

１復 帰（３０）
１中断要求

１中断肯定応答
１線数
２６ マクロファンクション・インターフ ェイス・バス・システム（２９） データ・バス（２３） Ｄｏ ＤＩ Ｄ２ Ｄ
３ Ｄ４ Ｄ５ Ｄ６ Ｄ７ ＤＰ ９ブ
ロツク論理 スペース、アドレ 論理スペース選択、 ■−１５
／マクロファンクション指令タグ（２５）Ｃｏ ＣＩ
Ｃ２Ｃ３４同 期（２６）

１復 帰（３０）
１中断要求

１禁止
１線数 ３２ 分配インターフェイス・バス・システム３１においては
、アウトバス及びインバスに対する各９本のデータ・バ
ス線に加えて、４本の指令がグが存在する。

これ等の４本の線はすべての２進組合せで使用され、可
能な１６個の組合せを与える。

。１つの単一の基本線がデータのタイミングを与えるた
めの同期パルスを与える。

同様にマクロファンクション・インターフェイス・バス
・システム２９においては、９本の線より成る単一のテ
ークバス２３，４本の指令タグ線及び１本の同期パルス
線が存在する。

第４図は代表的な書込みもしくは書取り動作中の分配イ
ンターフェイス・バス３１の適当なインバスもしくはア
ウトバス上並びにマクロファンクション・インターフェ
イス・バス２９上のパルス列を示すタイミング・チャー
トである。

データがマクロファンクション・インターフェイス・バ
ス２９及び分配インターフェイス・バス３１より成るイ
ンターフェイス・システム上に書込まれる時には、指令
タグが、その２進値解読によりバス上の情報のタイプを
同定する手段を与える事に注意されたい。

例えば、もし論理スペース・アドレス（ＬＳＡ：がアウ
トバス上に符号化されたとすると、制御タグ組合せ００
００（０）が４本の制御タグ線２５上に与えられる（論
理スペース・アドレス及びアドレス機能は後に第８−１
１図に関連して説明される）。

同期パルスは有効データがバス上に存在する時を示すの
に使用される。

復帰線、３０は上述の如くプロセッサに対する初期接続
手順（ｈａｎｄｓ−ｈａｋｉｎｇ ）情報を与えるのに
使用される。

復帰パルスは解読器９８によって、選択されたマクロフ
ァンクションもしくはインターフェイス・カード１６（
第２図）において発生され、指令タグによって示された
動作が成功した時に同期パルスによってオンに転ぜられ
る。

もし、例えば、プロセッサが論理スペースをアドレスし
、マクロファンクション回路、もしくはインターフェイ
ス・カード・ファンクション１６がそのアートレスにお
Ｇ、）でロケートされると、動作が成功した事を中央プ
ロセッサ１に示すために復帰パルスが復帰される。

もしカード・ファンクション１６が選択されたアドレス
になければ、復帰パルスは生じない。

従って、プロセッサ１は１１０誤りを知る。

これらのシーケンスを達成するための適当なプロセッサ
・プログラミングは後に詳細に論議される。

タイミングは同様に第４図に定義されている。

ＴＷはバス上のデータの開始から同期パルスがオンに転
ぜられ４る時間迄の期間であり、Ｔｓは同期パルスの持
続時間であり、及びＴｒは同期パルスがオフに転ぜられ
た後にデータがバス上で有効である期間である。

復帰パルスはＴｄの遅延の後にプロセッサに戻されるｏ
Ｔｄの接続時間は中央プロセッサ１から工具制御装置ブ
ロック１４への距離及びチェイン中の論理遅延の量に依
存して変化する。

中央プロセッサ１は、復帰パルス（線３０）を使用し、
データのオーバ・ランを避けるための初期接続手順能力
、データの転送が成功した事の肯定応答、及び同期線を
終了させるためのプロセッサへの指示を与える。

データは同期パルスがオフに転ぜられた後もデータ・バ
ス３０上に有効に残されていなくてはならない。

これ等の持続時間は変化し得る。

パルスの最小持続時間はインターフェイス分配システム
の応答及び帯域幅によって決定される。

これは線長及びインターフェイス素子の関数である。

速いデータ率が必要とされる時には、略１０ｍｈｚのデ
ータ率を特徴とする特定の伝送線技法もしくは広いバス
幅が使用される。

マクロファンクション回路もしくはインターフェイス・
カード１６中に時間依存機能は存在しないので時間間隔
の最大持続時間に対する制約は存在しない。

従って、分配インターフェイス・バス・システム３１は
必要とされる場合には保持のために手動によってフェイ
ズ毎にサイクルされ得る。

この特徴はブロック・インターフェイス・ガード１４及
びマクロファンクション１６上に存在する表示器の使用
を可能とし、オフシロスコープ及び探針を使用する事な
くシステム中における故障カード１６を探知してシステ
ム保守に使用され得る。

インターフェイスの読取りモードはマクロファンクショ
ン１６によってデータがインバス上ヘゲートされる点を
除いて書込みモードと同じである。

マクロファンクション・インターフェイスは共通の１１
０データ・バス２３（第２図）によって支持されている
ので、インバスの内容はマクロファンクションによって
インバス上にゲートされる情報と共にアウトバスの情報
のＯＲ組合せによって決定される事に注意されたい。

従って読取りが生ずる時、アウトバスは値００００００
０（０）を含まねばならない。

復帰線３０はデータを読取る時に追加の機能を果す。

この場合、復帰パルスはデータのインバス上へのゲート
と同時にマクロファンクションにおいて発生される。

従って、復帰パルスは同期線２６と同様に有効データが
インバス上に存在する事を示すためにプロセッサによっ
て使用される。

ビット間の伝搬差による任意のデータ・スキューを船酌
するために短い遅延がプロセッサのアダプタにおいて加
えられる。

出力及び入力論理装置に関する第２図を参照するに、多
くのインターフェイス・カードは出力データ・レジスタ
１７及び信号条件付は回路１９間で局所インテリジェン
スもしくは局所制御が利用出来る事を要求する。

これ等の接続点はインターフェイス・ピン１０（第３図
を参照）を経てユーザに利用可能である。

ユーザ制御フィードバック点の例は第１６図及び第１８
図に関連して説明さむる。

こ１れ等の例で、制御点はサンプル及び禁止点である６ 出力レジスタ１７及び入力レジスタ１８の定義はインタ
ーフェイスもしくはマクロファンクション回路カード１
６の動作に主役を演じる。

プロセッサへのすべてのデータ流路は入力レジスタ１８
もしくは出力レジスタ１Ｔを経て達成される。

従って、すべての動作はこれ等のレジスタを用いて後に
定義され説明される。

中央プロセッサ１から分配インターフェイス・バス３１
存びマクロファンクション・インターフェイス・バス２
９を経て工具制御装置ブロック１４へ至るすべての信号
及び通信は以下説明されるプログラムを有する中央プロ
セッサ１の制御の下に遂行される。

次に第３図を参照して工具制御装置１４について説明す
る。

いくつかのマクロファンクション回路カード１６がブロ
ック１４に結合されている。

同様にブロック中のマクロファンクション・カード１６
への信号分配を制御するブロック・インターフェイス・
カード２８が存在する事に注意されたい。

工作機械への接続点が同様に第３図に示されている。

ブロック・インターフェイス・カード２８はいくつかの
機能を与える。

これは中央プロセッサに信号を供給する分配インターフ
ェイス・バス３１に接続されている。

他のブロックもこのチャンネルへ同様に接続されている
。

ブロック・インターフェイス・カード２８はアドレス選
択機能を与え、選択された時には、選択されたインター
フェイス・カードに至るマクロファンクション・インタ
ーフェイス・バス２９に電力を供給する。

アドレス機能は後に説明される。

次いで第５図を参照して、マクロファンクション・カー
ド１６をブロック１４にアセンブルする方法について説
明する。

標準分配インターフェイス・バス３１及びその関連マク
ロファンクション１６を使用する際の順序は先ず使用者
がその制御に必要なものを決定し、次いで通常のパッケ
ージ・カード上において集積回路として具体化され得る
適当なマクロファンクション１６を選択する事にある。

次いでマクロファンクション・インターフェイス・カー
ド１６が実装のために通常の支持マザ゛−・ボードへ割
当てられる。

マクロファンクション・カード構造は例えば１個のブロ
ック・インターフェイス・カード２８及び１５個迄のマ
クロファンクション・カード１６を単一のマザー・ボー
ド上にパッケージする事を可能ならしめるもめである。

この１５個迄のマクロファンクションは工具制御装置ブ
ロック１４である。

第５図は代表的なブロック１４を表わす代表的ボード上
のブロック中の種々のカードの位置を示す事。

第５図中のボードもしくはブロックの配列体について第
２，３及び１２図の構造及び番号を参照して一般的に説
明する。

第１２図に関しては後に詳細に説明される。

ボード８０は第２，３及び１２図に示された相互接続及
び配線を与える様に予じめ配線されている。

マザー・ボード８０はブロック・インターフェイス・カ
ード２８及び１５（固迄のマクロファンクション・カー
ド１６を受取る適当な予じめ配線されたソケットをその
中に有する。

各カードはその機能を遂行するために必要とされる回路
の複雑さが変化し得るので予じめ配線されたマザー・ボ
ード８０は横方向寸法が１から４単位幅に変化するカー
ドを受入れるための手段が与えられる。

ブロック・インターフェイス・カード２８はその回路の
複雑さのために、マクロファンクション・カードの大部
分と同様に４単位幅である。

しかしながら、カード１６′の如きマクロファンクショ
ン・カードの成るものは図示された実施例ではわずか２
単位幅である。

中央プロセッサからのアウトバス９３及び中央プロセッ
サへのインバス９４は図示された如くマザー・ボード８
０に接続され、次いでブロック・インターフェイス・カ
ード２８へ直接配線されている。

ボードもしくはブロックから出る配線即ちケーブル８１
は工作機械へ接続され、工作機械から及びこれへの種々
の入力及び出力を与えている。

さらに工具制御ブロックに対するユーザ及び環境アクセ
ス点は同様に線８１を経てなされる。

各ブロック１４はブロック・インターフェイスカード（
ＢＩＣ）２８（第３図）を必要とする。

これはブロックと共に機能する予定の設計のカードであ
る。

これは以下説明されるいくつかの機能を有する。

ブロック・インターフェイス・カード２８は複数のマク
ロファンクション・カード１６によって与えられるべき
マクロファンクションの任意の組合せをして単一ブロッ
ク１４に割付けせしめる適当なロード能力を与える。

これは同様に多重化の目的のために、マクロファンクシ
ョン・カード１６上で必要とされる論理装置を最小にす
るために多重化機能の１部を遂行する。

さらにブロック・インターフェイス・カードはいくつか
の制御機能を有する。

ぐれは中央プロセッサ１によってアドレス可能であり、
従ってゲート機能を与えるためにこれに割当てられたデ
ィジタル出力点を有する。

従って、プロセッサ１はブロック・インターフェイス・
カード２８上で使用可能なディジタル出力の使用によっ
て特定のブロック１４に割当てられたすべてのマクロフ
ァンクション・カード１６を接続もしくは分離し得る。

ブロック・インターフェイス・カード２”８は中断源の
位置をポーリングする時に使用され得る。

これは２段中断ポーリング・シーケンスを可能とし、中
断マクロファンクションをロケートするのに必要とされ
る時間を減少する。

中断シーケンスは以下詳細に説明される。

ブロック・インターフェイス・カード２８は同様にシス
テムに対するパワー・アップ能力を与える。

パワー・アップ・シーケンスにおいては、分配インター
フェイス及びマクロファンクション・バス３１及び２９
、ブロック・インターフェイス・カード（ＢＩＣ）２８
及びマクロファンクション回路カード１６の組合せによ
り、制御されるべき工作機械１３に電力を与える前に遂
行さるべき夫夫の動作に対するすべての条件を与える。

従って、工作機械のパワー・アップの前に、すべての制
御条件がセットされる。

すべての入力データに対するパリティはブロック・イン
ターフェイス・カードで発生される。

従つて、分配インターフェイスを介して中央プロセッサ
に戻されるデータ伝送の正確さが保証される。

ブロック・インターフェイス・カードＢＩＣ２８上で達
成されるパリティ・チェックはパリティ・ビットを使用
した任意のパリティ・チェック・ルーチンであり得る。

同様に、中央プロセッサはＢＩＣ２８に対するアウトバ
ス・データ及び指令のためのパリティを発生し、これは
ＢＩＣ２８によって検証される。

パリティ・チェックの例は第１２Ｂ図に関して後に与え
られる。

ブロック・インターフェイス・カードは同様に論理電圧
レベルもしくは大地レベルに接続される４個のピン（図
示されず）を備え、１６個のブロック・アドレスの１つ
をボード（第５図）に割当てている。

従ってこの能力の使用は分配回路網３１（第１図）に沿
い異なる工具制御装置ブロック１４が配列された場合に
不明瞭なアドレスを除去する。

２つのケーブル・ソケットがブロック即ちボード８０上
に割当てられ、ブロックを分配インターフェイスに接続
している（ケーブル９３及び９４、第５図）。

これ等のケーブルへ出入されるすべての信号は伝送線の
レベルにある。

適切な通常の変換回路がブロック・インターフェイス・
カード上に存在する。

ブロック・マザー・ボード上のソケットの残りは割当て
がなされておらず、ユーザのアプリケーションに利用可
能である。

インターロック回路、出カケープル、演算増幅器及び他
の必要とされる素子がこれ等のソケット中に位置付けさ
れ得る。

第６図はいくつかの工具制御装置ブロック１４をセクタ
に分けた組立体を示す。

各セクタは特定の１つの工作機械及びいくつかのサブセ
クタを中央プロセッサ１の制御の下に制御する。

データは中央プロセッサ１からブロック１４へ分配され
る。

中央プロセッサはＩＢＭシステム／７であり得る。

これ等のサブセクタに取付けられ得る計算機の他の型は
、Ｉ ＢＭ３６０／３０をベースとする論理制御装置、
ＩＢＭ１１３０もしくは他の小型計算機もしくはマイク
ロプロセッサを含む。

現在の例では、中央プロセッサから出る分配インターフ
ェイス・バス・システムは上記表に関して説明された２
６本の線の分配インターフェイスバス・システム３１で
ある。

この分配インターフエイスは各１２０ｃｒｒＬ毎にアウ
トレット７１を有する標準セクタ・バックボーン７０中
に実装されている。

これ等のアウトレットはサブセクタ分配ボードと呼ばれ
る。

これ等のボードはバックボーンのモジュラリテイを保持
する事を可能ならしめる通常のフィード・スルー型のボ
ードである０データはバックボーンを下って、水、空気
もしくは電力の如き他のファシリティと同様に送られる
。

サブセクタがバックボーン７０に取付けられる個所には
、バックボーン分配ボード７１が線受信装置及び駆動装
置の機能を与える標準の集積回路カードと共に分布され
ている。

これによりセクタ論理装置は不当な反射及び線間整合の
問題を生ずる事なくセクタ・バックボーン中の伝送線３
１に接続が可能とされる。

光学的アイソレーションがセクタ分配インターフェイス
に接続された回路及びセクタに対する信号線間に与えら
れる。

この光学アイソレーションは後に詳細に説明される。

中央プロセッサ１に接続されたサブセクタ分配ボード７
１上の論理装置のこの部分は中央プロセッサ１から電力
を受取る。

光学アイソレーション素子の他の側はサブセクタからそ
の接地電圧及び電圧を受取る０従って、サブセクタと中
央プロセッサ間の任意のＤＣ接地ループが除去され得る
。

サブセクタがバックボーンのサブセクタ分配ボードに取
付けられない場合には、素子はこのボードにはさし込ま
れない。

データ信号は単にボードを通して通過するだけである０ 次にデータがどの様にして中央プロセッサの制御の下に
システム中をシーケンスされるかについて考える。

このシーケンスは第７Ａ図中に図示されており、第２，
３及び４図及び上記表を参照する時に最も良く理解され
よう。

データは指令データ・シーケンスによりインバス及びア
ウトバス（表参照）上を転送される。

第７Ａ及び７Ｂ図は工具制御装置ブロック・インターフ
ェイスを動作させる異なるモードであるこの様ないくつ
かのシーケンスを示す。

各指令シーケンスと関連して指令タグ線の１６個の組合
せの１つを表わす変数Ｘが存在する。

４種の指令タグの組合せ（そのうちの１つは使用されず
、スペアとして意図的に残される）はシステム中の固定
的用途のために保存されている。

これ等の組合せは論理スペース・アドレスである０１マ
クロフアンクシヨン・カード１６に存在する中断要求ラ
ッチをリセットするのに使用される１、非使用の１４、
及びマクロファンクション同定番号を読取るのに使用さ
れる１５である。

残りの１２の指令タグ組合せの割当てはマクロファンク
ションもしくはカード１６の必要に依存する０いくつか
の基本的指令シーケンスの説明がこれ等の用途を例示す
る。

指令シーケンスＯは２つの機能に対して使用される。

１つの機能はインターフェイス・バス上にアドレスのみ
の情報を与える事である。

各マクロファンクションは論理スペース選択線を有さな
ければならない。

この線の機能は論理スペースが選択された時にオンに転
ぜられる点にある。

この線はオンである時に論理スペースを開く。

線は任意の他の論理スペースが選択される時にはリセッ
トされる。

アドレスのみのシーケンスは何等データの転送なく論理
スペース選択線のリセット及びセットを可能ならしめる
。

指令シーケンスＯの第２の機能は中断のためのポーリン
グである。

中断はマクロファンクションが中央プロセッサの制御を
得る事になっている場合の通常の予定の状態である。

従って、プロセッサは高い優先度の機能を遂行するため
にプロセッサが行なっているところのものを中断する。

中断能力を有する各マクロファンクションは第１５図の
中断要求ラッチ６５を有する。

このラッチはマクロファンクション１６の成る動作によ
ってセットされる。

任意の中断要求線のセット状態はブロック・インターフ
ェイス・カード２８ （ＢＩＣ）を通してインターフェ
イス上の中断要求線をオンに転する。

中断を求めているＢＩＣの位置はポーリング・シーケン
スを通して決定される。

指令シーケンス０はこの機能に対して使用される。

これは、第１５図のハードウェア存び第３１及び３２図
のプログラムに関して後に説明される。

論理スペースがアドレスされ、もしアドレスされたブロ
ックが継続中の中断を有するならば、このブロックは中
断肯定応答線をオンに転する。

この線はプロセッサ１に対し、中断力釦ケートされた事
を信号する。

中断をポールするために必要とされる時間を最小にする
ために中断は先ずブロック１４によって次いでマクロフ
ァンクション１６により以下第１５図に関して以下説明
される中断要求線を経てポールされる。

従って、最悪の場合のポーリング・シーケンスは１６回
のポーリング動作を必要とする０ 中断要求ラッチは１の指令を有する指令シーケンスの使
用により中断がサービスされた後にマクロファンクショ
ンにおいてセットされる。

指令シーケンス１はインターフェイスを経て情報の１バ
イトを転送するのに使用される。

同一シーケンスは読取り及び書込み動作の両方に使用さ
れる事を注意されたい。

唯一の差は読取り動作中はアウトバスがｏｏｏｏｏｏｏ
ｏを含まなければならない点にある。

約束により、Ｄ１バイトが単一バイト動作で転送される
０１６ビツト半語のうちのＤＯバイトは無視され、この
シーケンスでは使用されない。

単一バイトを都合よく転送するために、Ｘは奇数値を有
し得る（第７Ａ図）。

指令シーケンス２はインターフェイス上に２バイト即ち
半語を転送するのに使用される。

約束により、ＤＯバイトが先ず送られ、Ｄ１バイトがこ
れに続く。

Ｘの値はマクロファンクションを支持しているソフトウ
ェア制御サブルーチンによって供給される。

特定のマクロファンクションに対し必要とされる特定の
値はマクロファンクションが設計された時点で決定され
る。

□他の指令シーケンスが特定のマクロファン
クションに対して決定され得る。

例えば、成る他の可能な指令シーケンスが第７Ｂ図中に
定義されている。

これ等の指令は情報の１もしくは２バイトを転送する事
を可能とする。

さらに、追加の指令タグの組合せはマクロファンクショ
ンにおいてタイミング及び制御パルスを与えるために使
用されるＣ一般化されたディジタル入力及び出力マクロ
ファンクションはデータのゲート及び準備のためにこれ
等のタイプのシーケンスを必要とする０第６図を参照す
るに、中央プロセッサ１からの分配インターフェイス・
バス３１はアト１／ツシングの目的のために、第８図中
に概念的に図示された如く１１０スペースにサービスす
ると考えられる。

第７Ａ及び第７Ｂ図に関して説明されたデータ・シーケ
ンスに関する前のセクションで論理スペース・アドレス
（ＬＳＡ）が論議された０以下いかにしてこれが決定さ
れるかについて論議される０ インターフェイス・”システムのアドレッシングは第８
図に示された如きビットの立方体を参照して最もよく説
明されよう。

各小立方体はインターフェイス・カード１６（第３図）
上のレジスタ中の単一ビットを示す。

垂直軸はデータ・バス２３の幅を示し、この垂直軸に沿
うユニットは特定のデータ・ビットを示す。

立方体の深さはデータ・バス上に印加され得るデータの
連糸を表わす０データ・バス２３上のデータの各バイト
と関連して指令タグが存在する。

従って、立方体の深さと関連して指令タグの連系が存在
する。

中央プロセッサはデータの連糸を異なる指令タグによっ
て各々に書込み得、かくしてマクロファンクション上の
各可能なレジスタをアドレスする。

この場合指令タグＣ６乃至Ｃ３の１６個の２進組合せに
より成る１６個のレジスタがアドレスされ得る。

幾つかの異なるレジスタにデータを転送する代りに中央
プロセッサは各バイトがこれに関連して同一指令タグを
有する如くデータを転送し得る。

これはデータの一連糸をマクロファンクション上のルジ
スタのみに転送する。

従って、各データ・バス転送と共に変化し、もしくは一
定に残される指令タグの連糸の任意の組合せが可能であ
る。

ルジスタはデータの１連糸もしくは単一バイトのいずれ
かを貯蔵し得る。

このレジスタは印刷器もしくは他の直列データ装置を便
宜上表わすものであって良い。

中央プロセッサのプログラムは所望のデータ転送及び機
能を達成するために各マクロファンクションに送られな
くてはならない適切な指令タグを知っていなければなら
ない事に注意されたい。

アドレス立方体の幅は各特定のマクロファンクションの
アドレスを表わす。

これ等は論理スペースト呼ばれ、論理スペース・アドレ
ス（ＬＳＡ）としてアドレスされる。

この様にして１１０スペ一ス立方体の３次元が定義され
る。

■１０スペースは８ビツト・データ・バスから動作する
ので１６ビツト語を書込むためには特別な考慮がなされ
なくてはならない０この場合には１６ビツトの半語が１
連糸として書かれる。

こＮでは２バイトが１語を表わす。

■１０スペースの２５６個の論理スペース・アドレスは
１６個のブロックに分割される。

これ等のブロックの各々はマクロファンクション１６の
１ブロツク１４として表わされる。

従って、インターフェイスは１６個のブロックをアドレ
スし得る。

１ブロツク内では１５個のマクロファンクシヨンが割当
てられ得る。

ブロック中の０番地はフロック・インターフェイス・カ
ード２８の使用に保存され得る。

ブロック・インターフェイス・カード２８（第３及び１
２図）はブロック・インターフェイス・カードに信号を
与えるタブ・ピンによりパーソナル化される４本の線の
選択によりシステム・ベースでブロック番号即ちブロッ
ク・アドレスを割当てる能力を有する。

この事は以下第１２図（ピンＩｆ−４）に関して詳細に
説明される０第９図はこの型の能力を示す。

第９図において、３つのセクタ（Ａ、Ｂ及びＣ）はプロ
セッサの制御の下に１つの多重工具制御装置へと組合さ
れ得る事に注意されたい。

このセクタは単一の１１０スペースによってアドレスさ
れ得る。

従って、これ等のブロックはセクタＡがブロック・アド
レス５及び６、セクタＢがブロック・アドレス４及びセ
クタＣがブロック・アドレス３を使用する様に示されて
いる。

単一セクタ内のブロックには連続ブロック・アドレスが
与えられる必要はない。

ブロックに１１０スペース中のブロック番号が割当てら
れた後、これ等のブロックをアドレスしたプロセッサ中
の制御プログラムは各ブロック及びそのマクロファンク
ションに対する論理スペース・アドレスを反映するため
に更新されなければならない事は明らかであろう。

各マクロファンクションは１１０スペース中のデータの
数バイトの使用を要求する。

この事は第１０図に示されている。

３つのマクロファンクション（カード１６）が示されて
いる事に注意されたい。

１つはデータを含ませるのにデータの１６ビツト及び長
さ２の連糸を必要とする。

他のマクロファンクションは８ビツトだけでよく、これ
をアドレスするのに、長さ１の連糸を必要とする。

第３のマクロファンクションは８バイトを要求し、従っ
て長さ８の連糸がデータをマクロファンクションに供給
するのに使用される。

第１１図は分配インターフェイスに対するビットの約束
を示す。

通常、データ・バスは８ビツト幅であり種々の機能を果
す。

第１１図は線の名称・及びそのデータ・インバス及びア
ウトバスに対する名称の割当てのみならず、アドレス情
報のビット別のブロック番号への細分化及び８ビツト幅
データ・バスのブロック論理スペース・アドレスを与え
ている。

第１１図は同様に１６ビツト即ち半語の約束を示す。

半語システムの主特徴はデータが２つの８ビツト・バイ
トとして参照される点にある。

これ等は高位即ち（０）バイト及び低位即ち（１）バイ
トと呼ばれる。

約束により高位バイトは常に最初にバス上に伝送され、
次いで低位バイトが続く。

システム・ユニット及び動作が一般的に説明されたので
、中央プロセッサ１から分配回路網３１ン及びマクロフ
ァンクション・バス・システム２９を経てブロック１４
及びマクロファンクション回路カード１６に至る相互作
用を考える事にする（第１，３及び６図）。

分配及びマクロファンクション・インターフェ・イス・
バス３１及びそれ等のマクロファンクション１６との相
互作用がいくつかの例で説萌される。

第１２Ａ図は１個の８ビツト・ディジタル出力レジスタ
９１及び１イ固の８ビツト・ディジタル・ゲート・ファ
ンクション９２を有するマクロファンクション１６を示
した簡単化された図である。

これ等のファンクションの両者は同一の論理スペース・
アドレスにおいてロケートされる。

しがしながら、任意の１つの時間には唯一っのモードが
使用され得る。

同様に図中には、マクロファンクションを支持するイン
ターフェイス・カード２８の１部が示されている。

２つのインターフェイス・バスが第１２Ａ図に示されて
いる（同様に含まれる信号に対するタイミング・チャー
トを示す第１２Ｄ図を参照されたい）。

分配インターフェイス・バス３１は２つのチー タ・バ
ス、即ちアウトバス９３及びインバス９４を有する。

これ等のバスはマクロファンクション・カード１６上に
進み、こメで単一のマクロファンクション・データ・バ
ス２３と組合される。

このマクロファンクション・データ・バス２３は２方向
バスである。

即ちマクロファンクション１６はデータ・バス２３から
データを受取り得、さらにデータをこのバス上ヘゲート
し得る能力を有する。

上述された論理スペース・アドレス機能は２つの部分へ
分解され、ブロック・インターフェイス・カード２８中
で遂行される。

アウトバス９３は分岐９３ＡによってＢＩＣ２８へ分岐
される。

ブロック・アドレスもしくは番号を示す高位のビットは
４ビツト比較フアンクシヨン９５で解読されるこの４ビ
ツトはブロック・アドレスを示すので、これ等は１６ブ
ロツクに対する１６個迄の異なる組合せを示し得る。

選択されたブロック・インターフェイス・カードによっ
て制御されるブロックが選択された事を示す、等値状態
を生じせしめる４ビツトの組合せは比較機能９５に対す
る他の４人力Ｉ １−Ｉ、を固定する事により発生され
る。

これ等のビットは４ピン１１−Ｉ、をブロック・インタ
ーフェース・カード２８のソケットへ挿入し、ソケット
・ピンを大地もしくは論理１電圧へ接続する事によって
プログラムされ得る。

比較ファンクション９５から等値条件が生じた時、この
ブ爾ツクはブロック選択線１０３を付勢する事によって
選択される。

この条件はアウトバス９３Ａの低位ビットＸ、−Ｘ７の
解読装置９６へのゲートを可能ならしめる０解読装置９
６はブロック・インターフェイス・カード２８上の通常
の４／１６ビツト解読装置であり、１５個の可能なマク
ロファンクションのうちの１つを選択するために使用さ
れ得る１５個のアドレス線（ＬＳＩ乃至１５）うちの１
つを上昇せしめる０図では、１つのマクロファンクショ
ン１６が示されている。

ブロック・アドレス比較装置９５の使用はアドレス線（
ＬＳ Ｉ−ＬＳｌ ５ ）のための解読装置９６の付勢
を生じ、ブロック内の論理スペースが付勢される。

夫々１５個のマクロファンクション・カードに対するカ
ード選択線である線ＬＳＩ−１５は図示されたマクロフ
ァンクションが取付けられるのと同様の順序で指令バス
２５及び２６に取付けられている。

便宜上、線ＬＳＩ−１５はバス２５及び２６と合併され
る。

線ＬＳＩ−１ｓの各各は選択線２７としてカード１６の
列の異なる１つに夫々接続される。

指令タグ（ＣＯ−ｃｓ ） ２５及び同期線２６は単一
バスで示され、ブロック・インターフェイス・カード２
８を経てブロックに割当てられたマクロファンクション
１６の各々に接続される。

アウトバス９３が論理スペース・アドレス情報を含む時
は指令タグはｏ ｏ ｏ ｏ（ｏ）の組合せを有する。

この。特に保存された組合せは４人力及び選択されたブ
ロックの結果をゲートし、選択された論理スペース選択
線（ＬＳｌ−’ｊ５）を付勢する。

この線はマクロファンクションが選択された時セットさ
れる。

論理スペース選択線は任意の他の論理スペース線がアド
レスされる時はリセットされる。

解読器９６はシステムのアドレス動作中付勢されるだけ
である事に注意されたい。

この動作を保証するために、各ブロック・インターフェ
イス・カード２８（第１２Ａ図）はバス２５から指令タ
グＣ８−０３が印加されるアドレス動作もしくは指令タ
グ（０）解読器５５を有する。

従って、解読器５５へのＣ６−０３人力が００００であ
る時は、線５６が付勢され、すべてのブロック・インタ
ーフェイス・カード２８上の解読器機能９６を付勢し、
もしブロック選択線１０３が比較回路９５によりそのブ
ロックが選択される事を示して同様に付勢される時、解
読装置ファンクション９６は動作可能となる。

特定の論理スペース・アドレスにあるマクロファンクシ
ョン・カード１６が選択される時には中央プロセッサに
人出する唯一のチャンネルは選択すしたマクロファンク
ション・カードに対するものとなる事に注意されたい。

最初にデータ・バス２３に沿い、次いで工具制御装置ブ
ロックから出る経路中のアウトバス９３もしくはインバ
ス９４のいずれか次いで分配インターフェイス・バス・
システム３１を経て中央プロセッサ１に至る選択された
カードとの通信チャンネルは中央プロセッサが他の１つ
のマクロファンクション・カードをアドレスする迄ロッ
クされる。

換言すれば、異なるマクロファンクション・カードが中
央プロセッサによりアドレスされる迄は、中央プロセッ
サから流入流出するすべてのデータは選択されたマクロ
ファンクション・カードにのみ影響を与え、またこれに
よってのみ影響を与えられ得る。

中央プロセッサ及び選択されたマクロファンクション・
カード１６間のロックされたチャンネルがどの様にして
保持されるかは、各ブロック・インターフェイス・カー
ド上の比較論理ファンクション９５及び解読器論理装置
９６間の詳細を示す第１２Ｃ図を参照してより良く理解
されよう。

第１２Ｃ図中において、解読装置９６を形成している論
理装置は破線ボックス９６の限界内に詳細に示されてい
る。

上述の如く、比較論理ファンクション９５が特定の工具
制御装置ブロックが選択された事を決定すると、この選
択を示してブロック選択線１０３に沿い出力を発生する
。

ブロック選択線１０３はＡＮＤゲート４０に信号を与え
、これはアドレス・ファンクションに対して使用される
線２６上の通常の同期パルスと結合される時にＡＮＤゲ
ート４０を付勢し、フリップ・ラッチ４１をオンにセッ
トし、ラッチ線４２を付勢する（線５６はＢＩＣ２８（
第１２図）上のアドレス機能解読器５５の指令Ｏの付勢
により既にＡＮＤゲート４０及び４４の両方を付勢して
いる事に注意されたい）。

ついでながら、ブロック選択線１０３が付勢されている
限リフリップ・ラッチ４１がリセットされてラッチ線４
２を脱勢しないために、ブロック選択線１０３は反転器
４３へ送られＡＮＤゲート４４を非付勢状態に保持し、
フリップ・フランチ４１をリセットするのを防止してい
る。

従ってラッチ線４２が付勢される時ＡＮＤゲート４５は
上述のアドレス同期パルスの印加に応答して線４６上に
出力を与える。

これにより４ビツト、極性保持レジスタ４７が付勢され
、この選択されたブロック上の選択されたマクロファン
クション・カードを示す低位のビットＸ４乃至Ｘ７を受
取り、保持する。

同時にラッチ線４２上の出力は４／１６変換器４８へ印
加され、これはアドレス線ＬＳＩ−ＬＳ１５の１つの付
勢を与え、可能な１５個のマクロファンクション・カー
ドから唯一個が選択される。

従って、第１２Ｃ図中に示された如く、システム中の工
具制御装置ブロックの各々のブロック・インターフェイ
ス・カードの各々上のアドレス解読回路へ新しいアドレ
スが印加される迄はこの選択されたブロックのみがブラ
ンク選択線１０３上に信号を有し、この選択されたブロ
ック上においてのみＸ４乃至Ｘ７人力が解読され、アド
レス選択線ＬＳＩ−ＬＳ１５の１つを介して１つのカー
ドが選択される。

この様にして選択されたマクロファンクション・カード
から中央プロセッサへ戻される経路がロック状態に保持
される。

新しいアドレス・シーケンスが中央プロセッサによって
開始される迄システム中の他のマクロファンクション・
カードとの通信は存在しない。

この様な新しいアドレス・シーケンスが開始され、第１
２Ａ及び第１２Ｃ図に関して示されたブロック及びカー
ドがもはや選択されなくなると、次いでブロック選択線
１０３が脱勢され及びゲート４０はオフにされる。

他方ＡＮＤゲート４４はこのアドレス手順中に同期パル
スが線２６上に印加される時にオンに進み、フリップ・
ラッチ４１をリセットし、出力４２はオフもしくは非付
勢状態に□される。

従って、線４６に沿う極性保持レジスタ４７への入力及
び線４９に沿う４／１６変換器４８への入力は存在せず
、もはや選択されていないこのカードから中央プロセッ
サへのチャンネルは閉ざされる事になる０ アドレスされたマクロファンクション・カードから中央
プロセッサへのロックされた経路に関して、この経路は
中央プロセッサが選択されたマクロファンクション・カ
ードに対しデータ・トランザクションを行なっているか
どうかにかＳわらずロック状態に保持される事に注意さ
れたい。

他のマクロファンクション・カードがその後アドレスさ
れない限り、中央プロセッサと最後にアドレスされたマ
クロファンクション・カード間の経路は開放状態に残さ
れ、どのデータ・トランザクションを中央プロセッサが
現在性なっているかに無関係に中央プロセッサに対する
入出力通信が行なわれる。

この事は第１めマクロファンクションＸがアドレスされ
、次いでデータがアウトバス９３に沿ってマクロファン
クションＸへ送られ（書込み）、その後データがマクロ
ファンクションＸから読取られるデータ・シーケンスに
対するシステムのタイミングを示した第１２Ｄ図を参照
して良く理解されよう。

次に、マクロファンクションＹがアドレスされ、データ
はこのマクロファンクションに対し読書きされる。

この例において、タイミング図が第１２Ｄ図において破
断もしくは中断として示されている期間中は、マクロフ
ァンクションＸヘアドレス及び書込みを行なった中央プ
ロセッサはマクロファンクションＸもしくは制御システ
ム中の任意の他のマクロファンクションを含まない一連
のデータ・トランザクションを行なう様にプログラムさ
れているものと仮定する。

この期間中は成る関係のないパーソナル・データが解析
されるものと仮定される。

中央プロセッサは独立してオフ状態にある時も、中央プ
ロセッサ及び最後にアドレスされたマクロファンクショ
ンＸ間の経路はマクロファンクションＸがオンである事
を示すタイミング・グラフ上の連続カップ・レベル５７
によって示されている如く開放状態に保持されている。

中央プロセッサがその無関連ファンクションを結合して
、現在の制御システムに戻る時は経路はアップ・レベル
５７によって示された如く依然開放状態にとゾまってお
り、マクロファンクションＸは再びアドレスされる必要
はない。

グラフに示された如く、計算機はこの点において指令バ
ス２５に沿って１対の読取り指令を発生し、これにより
中央プロセッサに対しインバス９４に沿って夫々データ
の２ビツトが戻される。

中央フロセッサからマクロファンクションＸへの経路が
アップ・レベル５７の除去によって示された如く最終的
に破られ、中央プロセッサからマクロファンクションＹ
のみへの排他的経路がアップ・レベル５８によって示さ
れる如く開かれるのはマクロファンクションＹがアドレ
スされる時のみである。

次いでプロセッサは第１２Ｄ図中のタイミング・グラフ
によって示された如く、この排他的経路に沿ってマクロ
ファンクションＹとの書込み及び読取りトランザクショ
ンを行なう。

指令タグ組合せＣｏ−Ｃ５は解読器９６による論理スペ
ース・アドレス線２７及び同期線２６の付勢によって選
択されたマクロファンクション１６中の４／１６変換器
９８へ常にゲートされる。

現在の例では、ＬＳ４の付勢が図示されたマクロファン
クションを選出する。

従って、その後、他の論理スペースが選択される時、任
意のその他のマクロファンクション上の論理スペース選
択線はリセットされる。

書込みモードにある時のアウトバス９３上の情報の次の
バイトはデータ・バス２３によってＤ１０レジスタ９１
ヘゲートされるデータＤＯ−Ｄ７である。

このデータがアウトバス９３上に印加される時は第１２
Ａ図のマクロファンクションは４／１６変換器９８の出
力番号３を付勢しており、データをＤ１０レジスタ９１
にストローブする。

もし動作が読取り動作であるならば、マクロファンクシ
ョンはＤ／Ｉレジスタ９２中に含まれるデータをデータ
・バス上にゲートする。

第１２Ａ図のマクロファンクションは指令シーケンスの
第２フエイズ中指令タグ線２５及び２６上に印加さ。

れなければならない指令タグ組合せを予じめ割当ててい
る。

第１２Ｅ図はマクロファンクション１６を動作させるた
めのアウトバス及びインバス上の情報の値を示す。

以下詳細に説明されるマクロファンクションを支持する
ために中央プロセッサのために書れた制御サブルーチン
は書込み及び読取りモード中にこのマクロファンクショ
ンを動作させるための指令タグ組合せを決定する定数を
含む。

他のマクロファンクションはその要件に依存して読取り
もしくは書込みに対し他の組合せを使用する。

復帰線３０は同期パルスが付勢され、マクロファンクシ
ョン１６が選択され、指令タグ線上で定；義された如き
動作が成功した時にはいつでも付勢される。

もし成る非定義の指定タグ組合せが解読されると、復帰
パルスは発生されない。

これは１１０エラーをプロセッサに信号する。

通常のパリティ検査が本システム中で遂行される事は既
に述べられた。

簡単なパリティ検査機能がどの様にして中央プロセッサ
によって発生された通常のパリティ検査ルーチンを使用
して遂行し得るかが第１２Ｂ図に関して説明される。

この様なパリティ検査は第１２Ｂ図に示された如き回路
を組入れる事によってブロック・インターフェイス・カ
ード（ＢＩＣ）２８上で遂行される。

この回路は第１２Ａ図のＢＩＣ２８で既に示されたもの
に付加されたものである。

アウトバス・パリティ検査は代表的にはアウトバス９３
Ａからの線Ｘｏ乃至Ｘ７及びＸＰを中央プロセッサの制
御の下に出力バリティ検査論理装置１０７へ接続する事
によって達成される。

バス２５及び２６からのパリティ検査のための指令タグ
Ｃｏ乃至Ｃ３も通常の奇パリティ検査ルーチンを遂行す
るアウトバス・パリティ検査論理装置１０７に接続され
ている。

もし結果のパリティが奇ならば、ゲート信号ＡＮＤゲー
ト１０４に接続され同期パルスをしてバス２５及び２６
から第１２Ａ図に関して前に説明された選択マクロファ
ンクション・カード１６上のアドレス選択論理装置の４
／１６変換器９８へ伝搬せしめる。

次いで選択は第１２Ａ図に関して前に説明された如く進
行される。

同様にインバス・パリティ検査も遂行され得る。

再び第１２Ｂ図に関してマクロファンクション１６から
のパリティ伝送線は特定のマクロファンクション１６に
対して有効である同期パルスによってＡＮＤゲート１０
５を経てゲートされる。

ゲート１０５によってゲートされた時、パリティ伝送信
号は線Ｙｏ−￥７．ＹＰが接続されたインバス・パリテ
ィ検査論理装置１０８を付勢し、中央プロセッサの制御
の下に通常の奇パリティ検査が遂行される。

もし奇パリティ検査が合格ならば、線１０９の信号はイ
ンバス９４をＡＮＤゲート１０６を通してゲートする。

さらに、ＢＩＣ２８へのパリティを与える様に設計され
ていないマクロファンクションの場合には、ＢＩＣ自体
がパリティを発生する。

通常のパリティ発生論理装置がこの目的に対し論理装置
１０８中に組込まれ得る。

システムは予定の条件の下に中央プロセッサ１の動作を
中断し得なくてはならない。

第１５図はブロック・インターフェイス・カード２８上
に存在すべき制御論理装置、中断処理支持を要求する各
マクロファンクション・カード１６上に存在スる中断要
求論理装置を示す。

必ずしもすべてのマクロファンクションが中断処理支持
を必要とするわけではない事に注意されたい。

さらに、中断は工作機械１３から直接ブロック・インタ
ーフェイス・カード２８へ提示され得る。

ブロック・インターフェイス・カード２８は８個のプロ
セス中断点を備える。

これ等の点の各々への入力は双極性論理レベル（ＴＴＬ
）である。

各入力は第１５図中に示された如＜ＢＩＣ上の基準レジ
スタ１６４の対応位置と比較される。

もし２つが異なると、ＢＩＣ上の中断要求出力１６５が
付勢され、分配インターフェイス・バス３１上に与えら
れる。

中断に対するポーリングのためのデータ・シーケンスに
関する節で上述された（指令シーケンスを参照）中断ブ
ロックを探知した中央プロセッサ１は基準レジスタ１６
４及び中断レジスタ１６６の内容を読取り、どの中断点
（単複）がセットされたかを決定し得る。

（第３１及び３２図のプログラム・シーケンス参照） さらにプロセッサは診断の目的のために中断人力１６７
へ書込みを行い得、（ＢＩＣに対する実際の中断入力を
デデートして）プログラム制御装置の下に中断を発生し
得る。

この動作は中断入力１６７及び中断レジスタ１６６間に
存在する論理マルチプレクサを経て支持される。

このマルチプレクサは第１５図中には示されていない。

第１２Ａ、１２Ｂ及び１５図に関して、ブロック・イン
ターフェイス・カード２８はアドレッシング、中断シー
ケンス及びパリティ検査の如き機能を含む事が示された
。

この機能を遂行する際にＢＩＣ２８は夫々のタスクを遂
行するためにその上の適当な回路を付勢しなくてはなら
ない。

これはすべての他のマクロファンクション・カード上の
４／１６変換器９８に相当するＢＩＣ上の４／１６変換
器即ち解読器９８Ｂからの適当な指令によりＢＩＣによ
って達成される。

このＢＩＣ上のこの４／１６変換器は第１５図に示され
ている０各マクロフアンクシヨン・カード１６上の４／
１６解読器と同様に、ＢＩＣ解読器は同期線２６及び第
１２図の解読器９６の如きアドレス解読器からのＬＳＯ
出力によって付勢されるカード選択線２７のみならずバ
ス２５から指令線Ｃ８乃至Ｃ３を受取る。

ＢＩＣの解読器９８Ｂがこの様に付勢される時、これは
入力Ｃ６−Ｃ５によって制御され指令線ＣＴＣＯ−ＣＴ
Ｃ１５上に適切な指令を発生し、例えば第１５図の中断
機能の如き遂行されるべき特定機能に対する適切な回路
を付勢する。

第１２Ａ図のマクロファンクションはどチラかといえば
基本的なものである。

この手段の変形としてすべての他のマクロファンクショ
ンが考えられ得る。

読取り及び書込みの組合せと共に多くのレジスタが設置
され得る。

しかしながら、これ等は第１２Ａ図の簡単なマクロファ
ンクションの変形である。

第１２Ａ図の簡単なマクロファンクションの１つの拡張
されたものが第１３図に示されている。

（含まれた信号のタイミング・チャートは第１３Ａ図に
示されている。

）こＸでこのマクロファンクション１６は実際には８ビ
ツト・レジスタの対である１個の１６ビツトＤ１０レジ
スタ１００及び１つの８ビツトＤ１０レジスタ１０１を
有する。

このマクロファンクションでは、４／１６変換器１０２
からの指令タグ組合せ２及び３が半語を１６ビツト・レ
ジスタ１００へ書込むのに使用される。

指令タグ組合せ５がデータを単一の８ビツト・レジスタ
１０１へ書込むのに使用される０１６ビツト・レジスタ
１００もしくは８ビツトレジスタ１０１のいずれかゾプ
ロセッサによって書込まれ得る。

レジスタはマクロファンクションに送られる指令コード
の組合せによって選択され得る。

プロセッサ中の制御プログラムは指令コード２，３もし
くは５を通過させる事によって適切なレジスタを指示す
る。

１６ビツト・レジスタ１００への書込みは、指令シーケ
ンス２の定義によリ、２つの低位バイトが含まれる。

非予定の指令コード組合せを使用する事によって最大１
２個の８ビツト・レジスタがアドレスされ得る。

１２バイト以上のデータが書込まれ得るマクロファンク
ションが第１４図中に示されている（含まれる信号に対
するタイミング・チャートは第１４Ａ図に示されている
）。

図では１つの連糸アドレス・レジスタ１１０としての１
つの８ビツト・レジスタを定義するために指令タグ組合
せの１つが使用されている。

このマクロファンクションに対しては、８ビット半語が
マクロファンクションへ書込まれるという仮定がなされ
る。

高位バイトは連糸アドレスを含み、低位バイトはデータ
を含む。

このマクロファンクションは指令タグ２を使用してデー
タを連糸アドレス・レジスタ１１０ヘゲ゛−卜する。

このレジスタからの出力は指令タグ組合せ３を伴うデー
タを適切に選択されたレジスタにゲートする。

中央プロセッサ中の制御→°ログラムが、レジスタが割
当てられていない連糸アドレスに対しデータを書込もう
とする場合は、復帰パルスは発生されない。

これはプロセッサに対し１１０誤りを生ずる。

第１０図のフエイジング中に′示された最後のトランザ
クションはこの条件を示す〇 一般にマクロファンクションは上述の基本的なディジタ
ル人力、データ出力及び中断能力を利用する。

さらにマクロファンクションはホトセル増幅器もしくは
細かいマクロファンクションに対して必要とされる他の
論理ファンクションを含み得る。

これ等の特定のマクロファンクションの各々は基本的読
取り、書込み及び中断能力の異なる組合せを必要とする
。

各マクロファンクションに対する細かい要件は必要に応
じて異なるが特定応用に対する成る代表的なマクロファ
ンクションが以下詳細に説明される０ 第１６図はどの様にしてマクロファンクションが使用さ
れるか、通常のユーザがどの様にこれを利用するかの簡
単な例を示す０第１６図の例は点ＡからＢへ、逆にＢか
らＡへ移動する台車１７０を仮定している。

この様な台車は工作物１７１を１つのステーションから
他のステーションに移動するのに使用され得る。

この他のステーションにおいて工作物は取上げられる。

インターロック条件は台車が点Ａに到達する時、逆方向
１駆動装置がオフに転ぜられ、点Ｂに到達する時、順方
向、駆動装置がオフに転ぜられる如きものでなければな
らない。

ユーザはこの機能を具体化する時、２つのマクロファン
クションを選択する。

１つはＤ１０ソレノイド駆動装置ファンクション１７２
であり、他はＤ／Ｉホトセル増幅器マクロファンクショ
ン１７３である。

ユーザはこれ等のカードをブロック・インターフェイス
・カード（第５図）を有する標準のブロックへ差込む。

ユーザは２つの配線をブロックによって制御されるサブ
セクタ中に存在する順方向及び逆方向、駆動ソレノイド
１７４及び１７５に接続する。

Ｘにおけるホトセルは夫々２つの配線を経てホトセル増
幅器マクロファンクション１７３及び１７６に接続され
る０これはこれ等のサブセクタ制御点をマクロファンク
ションを経てプロセッサに接続する０ インターロック条件の解析により成る禁止が与えられな
ければならない事が示される０夫々のホトセル・マクロ
ファンクション１７３及び１７６からのサンプル点は反
転されて、夫々のソレノイド、駆動装置マクロファンク
ション上の禁正入力ゲ−１−１７７及び１７８に接続さ
れる。

従って、ユーザは２つのマクロファンクションの使用に
よりこの標本台車に対する制御及びインターロック要件
を具体化する。

この態様はスイッチ積分器マクロファンクション（第１
９図）と組合せて第２０図に関して後に説明される電磁
石もしくはソレノイド駆動装置マクロファンクションを
使用して具体化される。

これ等の２つのマクロファンクションの協同動作は第２
０Ａ図に関して後に説明される０他のマクロファンクシ
ョンも同様に動作される０例えば、２つの独立したソレ
ノイドにプログラム可能なパルス幅を発生するのに使用
されるインターバル・タイマー・マクロファンクション
１８０及びソレノイド駆動装置マクロファンクション１
８１の使用を示す第１７図を参照されたい０ここではユ
ーザは再びマクロファンクションを選択し、ソレノイド
駆動マクロファンクション１８１からの出力を工作機械
に対するユーザの必要とする制御点出力１及び２へ接続
する。

インターバル・タイマー・マクロファンクション１８０
からの出カバ従って駆動装置マクロファンクション１８
１の禁止入力１８２及び１８３へ送られる。

プロセッサ（図示されず）は夫々のＤｌｏをオンに転す
る事によって、どの出力がインターバル・タイマー１８
０からパルスを受取るかを選択し得る。

明らかに、プロセッサはインターバル・タイマーによっ
て発生される０パルス持続時間を制御し得るインターバ
ル・タイマー・カードは同様にディジタル入力能力を有
し得、これはプロセッサをしてパルス期間が完了したか
否かを見るためにタイマーの状態を読取る事を可能なら
しめる。

第６図はブ冶ツク１４が中央プロセッサ１に接続された
単一チャンネルもしくは分配インターフェイス・バス３
１に沿って配列された本発明の分配回路網に対する１つ
の好ましいトポロジーもしくはレイアウトを示す。

しかしながら、種々のトポロジーの変形が可能である事
は明らかてあらう。

第１８図は分配回路網が有し得るところのトポロジーの
変形を示す。

これは分岐単一チャンネル及び２地点多重チャンネル回
路を含む。

インバス９４及びアウトバス９３の対称性により、成る
ブロック１４において中央プロセッサ１への入力が発生
された場合、対称チャンネル３１は常に０論理条件を存
在するデータ・フィールドに書込むという約束がなされ
る。

ブロックの機能はブロックがチャンネル３１中のインバ
ス９４を経て中央プロセッサへ戻す様に欲しているデー
タをデータ・フィールドへＯＲする事にある。

分岐単一チャンネル・レイアウトは各ブロック中のＢＩ
Ｃ２８上のブロック・インターフェイス・アドレス及び
バス・ゲート論理装置の機能を効果的に利用し、ブロッ
クが選択された時、選択されたブロック上のアウトバス
９３をインバス９４へ接続する。

従ってアウトバス９３からインバス９４への伝搬距離は
どのブロック１４が選択されたかに依存する。

他の変形は２地点間多重チャンネル回路網をレイアウト
する事である。

この場合、各ブロック１４は各チャンネル上の単一ユニ
ットとして取扱われ得る。

第１及び第３図に関してどの様にして工具制御装置ブロ
ック１４が一般に工作機械１３を制御するが既に説明さ
れた。

説明された如く、これは駆動される工作機械に関し、種
々の基本的制御機能の１つを遂行する１乃至それ以上の
マクロファンクション回路カードによって達成される。

この様なマクロファンクション・カード１６の一般的機
能については第２及び第１２乃至１４図に関して説明さ
れた。

これ等のマクロファンクション・カードは特定の１つの
工作機械の機能を制御するために工作機械に追加の出力
を与えるか、特定の工作機械の機能をモニタする時に、
工作機械からディジクル入力を受取る。

次に特定の工作機械に関してマクロファンクション１６
が遂行し得るこの様な広範囲の動作の代表的なものであ
る特定のマクロファンクション動作の成る実施例を考え
る事にする。

マクロファンクション１６が制御し得る代表的工作機械
動作の中には、電磁石駆動装置、スイッチ積分器、タイ
マー、Ａ／Ｄ変換器、Ｄ／Ａ変換器、ホトセル増幅器制
御装置、タイマー制御装置、２重アーム制御装置、ステ
ップ・モータ制御装置、ビデオ表示制御装置及び読取り
専用メモリ・バッファの制御が含まれる。

これ等の種々の機能を遂行するに際し、マクロファンク
ション・カード１６の各々は共通の機能を遂行する。

カード１６と中央プロセッサ１間のインターフェイスは
常に第２図にレジスタ１８及び１７として示された入力
及び出力レジスタを通してなされる。

これ等のレジスタは次いでディジタル・データをその特
定のカードに一意的な論理装置に与え、論理装置はカー
ドが遂行すべき機能を決定する。

この出力論理装置１７Ａ及び入力論理装置１８Ａは第２
図中に一般的に示されている。

この論理装置はＡＮＤブ田ツクツクック単なものから、
複数の計数器、Ｄ／Ａ変換器の如く複雑なものもしくは
上述の如く種々のマクロファンクション・カードの特定
の機能を遂行するのに必要とされる独自の型の論理装置
であり得る。

ユーザ・タブ・ピンがマクロファンクションの入力もし
くは出力論理装置へ直接に接続され得、論理装置の状態
をサンプルするか、もしくは追加の入力もしくは禁止を
与えるのに使用される。

これ等の入力及び出力は夫々第２図に入力１０及び出力
１０Ａとして示されている。

勿論、各マクロファンクションは独自の論理機能の通常
の論理レベルを特定の応用によって必要とされる適切な
レベルに変換するための入出力信号条件付は論理装置２
０及び１９を有する。

一般に、特定のマクロファンクション・カード上の入力
もしくは出力論理装置は時間に依存しない様に設計され
る。

即ちカードはデータが入力もしくは出力レジスタに到達
する時に無関係に機能する。

両者の場合共、同期パルスに関して説明された如く、特
定のマクロファンクション・カード上の一意的入力もし
くは出力論理装置に対し、データが出力レジスタヘゲ゛
−トされた事もしくはデータが入力レジスタを経てプロ
セッサへゲート・バックされた事を示す信号が与えられ
る０上述の如く、同期パルスはその最大の持続時間に関
して伺等特定の時間的制限を有さない。

従って、マクロファンクション・カード中の特定の一意
的論理装置はデータが出力レジスタヘゲ゛−トされたか
もしくは入力レジスタからゲートされたかを示す同期パ
ルスの降下時間に敏感である０これ等の事を背景にして
、こ、′＞で成る特定のマクロファンクション・カード
の動作を考える。

スイッチ積分器マクロファンクション・カードは種々の
入力マクロファンクション・カードのうち代表的なもの
で主に工作機械からデータを受取り、中央プロセッサへ
転送するカードである。

第１９図はこのスイッチ積分器マクロファンクション・
カード上の論理装置を示す。

特定のマクロファンクション・カードの各々を説明する
にあたり。

これ等のマクロファンクション・カードは主として第２
図及び１２Ａ図に述べられたマクロファンクション・カ
ードの一般的構造体と相関される。

線、バス、論理ブロックもしくは他の構造体が第２図及
び第１２Ａ図に関して前に説明されたものと実質上同一
の一般的機能を遂行する時は、これ等の構造体と同一の
番号が記される。

その境界が破線によって示されているマクロファンクシ
ョン・カード１６は上述の如く４つの指令線のみならず
、同期線を含むバス２５及び２６を介して制御される。

マクロファンクションに出入するデータはデータ・バイ
ト及びパリティ検査線のための８本のデータ線を含む共
通のデータ・バス２３に沿って移動する。

指令バス２５は４本の指令線を４／１６解読器９８に接
続し、解読器９８は上述の如き及びスイッチ積分器マク
ロファンクション・カードの特定の論理装置に関して後
述される種々の論理機能を制御する１６本迄の制御線を
与える。

本発明のスイッチ積分器マクロファンクションカードは
工具２００のＯ乃至０７と記された複数の出力点からコ
ンタクト閉成ディジタル・データを受取り、入力として
マクロファンクション中の信号条件性は論理装置２０′
へ印加する様設計された特定の論理装置を有する。

工具２００の出力点Ｏｏ乃至０□上のコンタクト閉成デ
ータはリード・リレー、マイクロスイッチもしくはドラ
イ・コンタクトの如きスイッチの閉成を示すために発生
されなけければならない。

信号条件性は機能２０′はコンタクトに対するコンタク
ト清掃電流を発生するのに加えて躍動防止積分を与える
。

信号条件性はユニット２０′は工作機械中のスイッチＳ
。

乃至Ｓ７の各々からＯ６乃至０□と記された出力を受取
る。

信号条件性はユニット２０′は各スイッチに対して１個
のスイッチ積分器ＳＩ。

乃至ＳＩ７を含む。

出力０７乃至０７は夫々これ等のスイッチ積分器へ接続
されている。

各スイッチＳｏ乃至Ｓ７の他の端は接地入力点に接続さ
れる。

各１対のスイッチに対し共通の接地入力が１個存在する
。

夫々のスイッチの各々が開成及び閉成される時のメーク
及びブレーク動作に際してのコンタクト躍動が積分され
、各スイッチに対するコンタクト清掃電流が与えられる
のは信号条件性は装置２０′内の夫々のスイッチ積分器
内においてゾある。

これ等の機能は第１９Ａ図に示された如きシュミット・
トリガ回路によって夫々のスイッチ積分器中において容
易に遂行され得る。

信号条件性はユニット２０′からの８個の出力はデータ
・マルチプレクサ２０３へのセット人力２０１である。

信号条件性は装置２０′は同様にバス２０１′を経て８
個のサンプル出力点へ接続され、スイッチの状態がアプ
リケーション環境内でサンプルされ得る。

８個の入力の第２の組が同様に共通データ・バス２３に
接続されたバス２０４に沿ってデータ・マルチプレクサ
２０３へ接続される。

この入力の第２の組は診断論理装置２０８の制御の下に
遂行される診断の目的のために利用され得る。

後に説明される診断論理装置２０日は、解読器９８への
適当な指令が診断論理装置２０８中の論理装置に含まれ
る診断ルーチンのための信号を線２０９に沿って与えた
後トリガされ、診断人力１２０へ信号を供給し、データ
・マルチプレクサ２０３をして解読装置からの線１２１
上の選択指令と結合して、診断ルーチンのためのバス２
０４に沿うデータ入力をマルチプレクサから利用し得る
様にする。

診断ルーチンはこの時点では説明されないが、以下説明
される診断の説明と類似している。

こ５でシステムの通常の動作に戻るに、線１２１に沿う
解読器９８からの指令がない場合には、データ・マルチ
プレクサはバス２０１に沿うマルチプレクサへの最初の
入力をしてマルチプレクサから利用可能にする。

次いで、解読器９８からの線１２２に沿う入力バッファ
・レジスタ２０２への適当な信号に基づいて、レジスタ
２０２はマルチプレクサ２０３からレジスタ２０２に供
給される入力線の状態をサンプルする。

入力レジスタ２０２を付勢する線１，２２はマクロファ
ンクション・カードが選択線２７に沿う解読器９８への
選択入力によるアドレッシング手順中に選択されるや否
や付勢され得る事に注意されたい。

従って、前に００００として示された解読器９８へのア
ドレス人力Ｃ８−０３が解読されて、レジスタ２０２へ
の線１２２が付勢される。

次いでデ゛−夕はこの人力バッファ・レジスタ２０２中
に貯蔵される。

従ってスイッチの状態を示すデータがマクロファンクシ
ョンによって受取られ、指令線２５及び２６、ＢＩＣ２
８を経て解読器９８に与えられ、次いで線１２３に沿っ
て適当なパルスを発生し、入力バッファ・レジスタ２０
２中に貯蔵されたデータをゲートせしめる適当な信号を
バッファ・レジスタ２０２中で待ち受ける。

この時に、データは２０３からゲートして出され、共通
のデータ・バス２３を介してプロセッサへ戻される。

バス２０１′に沿うアプリケーション環境のための適当
な出力点へ向うサンプル線は第２図中のサンプル出力１
０Ａと実質上等価である。

これ等の出力はモニタされたスイッチの状態を示す。

これ等はマクロファンクション・カードからユーザ局所
インテリジェンスを与える。

もし特殊機能が望まれるならば、これ等のアンプル出力
点はブロック・インターフェイス・カード上の中断点に
接続され得る。

例えは、このサンプル出力は第１５図中の中断レジスタ
１６６の入力点１６７へ接続され得、特定スイッチが閉
ざされた時に中断を与える事が出来る。

他の例として、第１６図のホトセンサの代りに、台車は
第１６図中Ｘとして示された禁止感知点上を通過する時
にスイッチを機械的に閉さし得るが、もしホトセンサ・
マクロファンクション１７２及び１７３に代り、スイッ
チ積分器マクロファンクション・カードが使用されると
、これ等のサンプル点は第１６図に示された２つのサン
プル点と等価であり得る。

従って、これ等のサンプル点の状態は第１６図において
台車を停止するに必要な禁止入力をトリガするのに使用
され得る。

これは第２０Ａ図に関して詳細に説明される。

電磁石駆動装置マクロファンクション・カードは種々の
出力マクロファンクション・カードの代表的なものであ
り、利用されるべき分配回路網を経て中央プロセッサか
らデータを受取り、工作機械に工作機械上の成る機能を
駆動するディジタル出力を与えるカードである。

この様な場合、このマクロファンクション・カードから
の出力は電磁石もしくはソレノイドを駆動するのに利用
される。

マクロファンクションの一般的協働作用の例として第１
６図に関して上述された如く、マクロファンクションは
選択された入力に基づいて、工作物台車を駆動するため
のソレノイドを駆動する。

第２０図に関する本発明の説明は、特定のソレノイドも
しくは電磁石駆動製装置マクロファンクション・カード
についてのものである。

上述の如く、この説明はマクロファンクション・カード
上の出出るだけ多くの素子を第２図及び第１２Ａ図中に
主として述べられたマクロファンクション・カードの一
般的構成と相関される様に試みる。

配線、バス、論理ブロックもしくは他の構造体が第２図
及び１２Ａ図に関して前述されたものと同−一般機能を
実質的に遂行する場合には同一番号が付される。

こ〜で第２０図を参照するに、その境界が破線によって
示されたマクロファンクション１６は指令線Ｃ８−０４
のみならず、同期線２６及び復帰線２７を含むバス２５
及び２６によって上述の如く制御される。

マクロファンクションから人出されるデータは１データ
・バイト及びパリティ・チェック線のための８本のデー
タ線を含むデータ・バス２３に沿って移動する。

指令バス２５は４本の指令線を４／１６解読器９８に接
続し、解読器９８は１６本迄の制御線を与えて、上述の
如く及び以下この電磁石駆動器マクロファンクション・
カードの特定論理装置に関して特に説明された如く、マ
クロファンクション１６の種々の論理機能を制御する。

極性保持レジスタである出力レジスタ１７はアウトバス
９３（第１２図）を経て共通のデータバス２３からの線
り。

−Ｄ７に沿うデータを受取る８個のビット位置を含む。

レジスタ１７ヘロードされるデータは８個の電磁石もし
くはソレノイド駆動ユニットを１駆動するに十分である
。

マクロファンクション・カード１６上には図示されない
追加の８ビツト出力レジスタか含まれ得、共通のデータ
・バス２３のデータ線に接続される様に示されたレジス
タと適当に多重化されて８個の追カロのソレノイド、合
計１６個のソレノイドを駆動するのが実際的である事が
知られている。

マクロファンクションを初期設定する時には、論理装置
はすべてのディジタル出力点Ｍ。

−Ｍ７をオフに転する事によって条件付けらねる。

これを達成するためにフリップ・ラッチ２１０がオフ状
態に置かれる。

従ってトランジスタＴ１は電力を供給せず、出力Ｍｏは
非付勢レベルにある。

第２０図に示された０ビツトだけに対する論理装置はビ
ット１乃至７の各々に対しても反復される事に注意され
たい。

従って、点Ｍ。

−Ｍ７はオフ状態にある。従って、出力レジスタ１１中
のビット位置の各々のレベルが出力点Ｍ。

−Ｍ７がオンであるかオフであるかを決定する。

これは勿論以下説明される停止及び禁止入力の両者の状
態の影響を受ける。

成る目的のためには、中央プロセッサはレジスタ１７の
状態を必要とする。

これを達成するために、中央プロセッサは読取り指令タ
グを解読器９８は発生し、これはレジスタ１γの出力か
接続されたゲート６１に対する入力６０を付勢する。

ゲート６１はレジスタ１γの出力を共通データ・バス２
３を経て中央プロセッサへ戻す。

次に、０ビツト位置と関連する出力論理装置１７Ａの動
作について、等価な出力論理装置が出力レジスタ１７中
の７個の他のビット位置１乃至７の各々と関連している
事を念頭に？いて考える事にする。

出力レジスタ１７中へのデータのロードと共に、指令バ
ス２５に沿う指令が解読器９８によって解読され、レジ
スタ１７への線２１１に゛沿いゲート・パルスを与え、
レジスタ１７中にロードされたビットをゲートする。

ｅＴ Ｏ１１位置中のビットと同様にビットの各々が反
転器２１２中で反転さね、ＯＲブロック２１３へ送られ
る。

こねはフリップ・ラッチ２１０上のリセツｌ−Ｒに対し
上昇パルスを与える。

次いでもしこのビット位置に２けるビット、即ちレジス
タ１７中の第１のビット位置がオン即ち上昇しており、
もし禁止人力２１４がオンでなければ、ＡＮＤブロック
２１５はラッチ２１０のセット側Ｓ上に正の入力を発生
する。

これはラッチをオンに転じ、出力駆動トランジスタＴ１
をオンに転する出力を与え、出力点Ｍ。

上に付勢出力を発生し、これに関連するソレノイド・ユ
ニットを駆動する。

Ｍｏの如き出力が付勢さね、停止入力が線２１６に印加
されると、ＯＲゲート２１３がオンに転ぜられ、う゛フ
チ２１０にリセ゛ント・パルスが電力ｐされて、これに
よりトランジスタＴ１中の駆動電力が除去され、出力Ｍ
。

をオフに転する。以下説明される如き禁止線２１４と異
なって、線２１６上の停止入力は、下達の如くオーバー
ライド論理装置によってオーバーライドされ得る。

もし現在問題にしているビットの場合の如くビット位置
がオンならば、レジスタ１７からのビット出力をオフに
転じ、再びオンに戻す事によって、ランチ２１０はリセ
ットさね、次いでトランジスタＴ１へ駆動パルスが戻さ
れる。

他力、禁止線２１４上の上昇パルスがゲート２１３を経
てＯＲされ、ラッチ２１０をリセットしている時はレジ
スタからの出力はこの禁止信号をオーバーライドし得な
い。

なんとならばこの禁止パルスは同様に反転装置２１７を
経て反転され、オフ入力としてＡＮＤゲート２１５へ送
られるからである。

この結果、ＡＮＤゲート２１５への入力２１８が低レベ
ルに残される限り、レジスタ１７からの線２１９上の出
力はＡ、ＮＤゲデー２１５から上昇出力を生じ得ない。

この結果、ラッチ２１０はオフ位置に留まる。

従って、第１６図の実施例を参照する事により、順方向
駆動マクロファンクション１７２もしくは逆方向駆動マ
クロファンクションのいすわかへ送られる禁止パルスは
任意の条件の下にオーバー・ライドされ得す、従って台
車の移動を禁止する。

一度、データの８ビツトの各々に対するフリップ・ラッ
チ２１０がセットされると、プロセッサはこのマクロフ
ァンクションから離れて、他の動作に進み得、夫々のソ
レノイドはこのマクロファンクションが再びアドレスさ
れる造園−・状態に残され得る。

図示されたマクロファンクション・カードの例では、８
ビツト駆動装置が便宜上説明された。

しかしながら、多くの応用では１６ビツト駆動装置がよ
り適切である。

これは第２の８ビツトに対するレジスフ１７の如き第２
の極性保持レジスフを使用する事により容易に達成され
得、２つの極性保持レジスタへの書込は解読器９８への
制御指令の下に順次に行われ得る。

第２のレジスフはこれに関連して、図示されたものと同
一の回路を有し、その８ビツト駆動出力を生ずる。

この様なビット駆動装置の場合には、２つの極性保持レ
ジスフからプロセッサへの読出しは解読器９８の制御の
下に同様にシーケンスされ得る。

この場合ゲート６１は両８ビット・レジスフが接続され
るマルチプレクサであり得る。

解読器９８がこのマルチプレクス動作を制御する。

第１６図に関してどの様にして工具制御装置もしくはマ
クロファンクションが協働して、中央プロセッサとは独
立して、即ちプロセッサが他のシステムと関係している
時、もしくはダウンの時でも制御される工具のファンク
ションも完了モしくは終了させるかが成る一般的例の助
けで一般的に説明された。

従って、中央プロセッサの立会はクリティカルでなく、
工具制御動作は工具制御装置もしくは工作機械のいずれ
にも何等の損害を与える事なくプロセッサがダウンした
時でも完了もしくは終了され得る。

マクロファンクションの詳細について説明されたのでホ
トセンザに代る機械的スイッチ、第１９図のスイッチ積
分器マクロファンクション及び第２０図の電磁石駆動装
置マクロファンクションを使用して第１６図の台車の停
止シーケンスの変形について説明する。

第２０Ａ図は第１６図と類似の工作物１７１を有する１
駆動機構１７０を示す。

さらに、第２０図と類似の電磁石駆動装置１γ２の１ビ
ツト、第１９図と類似のスイッチ積分器の１ビツトが示
されている。

工作物はトランジスタＴ１を介して駆動機構１７０へ接
地電位を与える線５０２と接続されている。

輸送機構の終点は輸送機構１７０が点Ｂに到達した時に
閉成されるスイッチ５０３によって同定される。

スイッチ５０３は線５０４を経てスイッチ積分器に接続
される。

スイッチ積分器のサンプル点２０１は線５０１を経て、
電磁石駆動装置１７２上の禁止人力２１４へ接続されて
いる。

中央プロセッサはデータ・バス２３及び解読器９８を経
てディジタル出力しタスク１７をオフに転する。

これはＯＲブロック２１３を経てラッチ２１０をリセッ
トする。

禁止人力２１４は０レベルにあり、これは反転器２１１
を軽て反転さね、ＡＮＤブロック２１５の１側を条件付
けている。

スイッチ５０３は開かれていて、これはサンプル点２０
１を０に等しくする。

計算機がディジタル出力レジスフ１７をオンに転する時
、Ａ、ＮＤファンクション２１５はラッチ２１０をセッ
トし、こねは駆動機構１７０へ駆動力を与える。

機構１７０は点Ｂに向って移動する。

点Ｂに到達する時、スイッチ５０３が閉ざされ、スイッ
チ積分器機構２０をオンに転する。

これは電磁石駆動装置の禁止人力２１４へ接続されたサ
ンプル点２０１をオンに転する。

この禁止入力はＯＲブロック２１３を経てラッチ２１０
をオフに転じ、トランジスタＴ１への駆動入力を除去し
、機構を停止する。

このシーケンス自体は中央プロセッサの介入なく終了す
る事に注意されたい。

中央プロセッサはこメでスイッチ積分機構２０がデータ
・マルチプレクサ２０３、入力バッファ２０３及びデー
タ・ゲート８３を経てデータ・バス２３へ情報を送る時
、スイッチ５０３の状態を感知し得る。

システムにとって好都合な動作は計算機がスイッチ積分
器を定期的に質問して輸送機構が点Ｂに到達したかどう
かを決定する事にある。

これ等の質問期間の間、中央プロセッサは他のプロセッ
シング・タスクに利用され得る。

中央プロセッサにとっては輸送機械１７０を停止させる
ためにディジタル出力１７をオフに転するためにスイッ
チ積分器を読取る必要はない。

従って、中央プロセッサによる応答の時間的厳密性は最
小にされる。

第２１図に示されたタイマ・マクロファンクション・カ
ードはプログラムの制御の下にインターバス・パルスを
発生スる。

このマクロファンクションにはマクロファンクション・
カードの一般形である第２図及び第１２Ａ図並びに他の
マクロファンクション・カードに関して既に説明された
如く、標準データ・バス、指令バス及び制御線が与えら
れている。

このマクロファンクション・カードのユニットもしくは
素子が上述の機能を遂行する時には、上述の図と同一の
番号が使用される。

このマクロファンクション・カードの機能は１６ビツト
計数器２２０と１６ビツト出力レジスタ２２１を比較す
る事に基づいてプログラム可能なタイム・インターバル
を与える事にある。

１つのタイム・インターバルは次の如くして得られる。

マクロファンクション・カードは通常の如く指令線２５
上の４ビツト指令タグによって信号が与えられる４／１
６解読器９８の制御の下にある。

線２２２及び２２３に沿う解読器９８からの適切な指令
に基づき、データの２バイトがデータ・バス２３から計
数器レジスタ２２１上の２つの８ビツト・レジスタの各
々へ通過され、このレジスタに１６ビツト計数を与える
。

レジスタ２２１中の１６ビツト計数はデータ・マルチプ
レクサ２２４へ剛力口される。

デ゛−リ・マルチプレクサこれ等の１６ビツトをアプリ
ケーション・バス２２５によってユーザ゛から剛力口さ
れ得る他の１６個のビット群と多重化する様に働く。

従って、比較器はレジスタ２２１を介して中央プロセッ
サからもしくはアプリケーション人力２２５を経てアプ
リケーション・ユーザから供給され得る。

いずれの１６ビツト計数が制御計数として使用されよう
とも、これはデータ・マルチプレクサ２２４を経て１６
個ビット比較器２２６ヘルートされ、こ５でこの計数は
動作を制御する計数の開始以来の経過時間を示す２進計
数器２２０からの入力と比較される。

このタイム・インターバルはこの技術分野で周知のディ
ジタル時間単位に対する通常の発生器である時間ベース
発生器２２７によって発生される。

これは任意の通常の目的を含み得る。

時間ベース発生器２２７はディジタル出力レジスタであ
る制御レジスタ２２８の機能的制御の下にある。

ベース・タイマ２２γを制御するのに必要とされるデー
タは図示されたる如く共通のデータ・バス２３かられか
れる８ビツト・ディジタル入力によって制御レジスタ２
２８へ与えられる。

特定のタイミング機能が適当に指令を開始すべき時には
、指令は中央プロセッサから指令制御線２５に沿って解
読器９８へ送られる、解読器は線２２９に沿って信号を
発生し、制御レジスタ２２８を付勢し、バス２３０に沿
って時間発生器２２７へ機能制御ディジタル・データを
与える。

従って発生器２２７は時間単位を発生し、これは２進計
数器２２０によって計数される。

２進計数器２２０からの出力がデータ・マルチプレクサ
２２４からの出力と一致する時は、比較器２２６は出力
線２３１に沿って計数の終り信号を発生し、これはディ
ジタル入力状態レジスタ２３２へ及び多重アプリケーシ
ョン条件性は論理ブロック２３３を経てアプリケーショ
ン環境へ送られる。

アプリケーション環境に依存して、条件性は論理ブロッ
ク２３３は適当な論理装置を含み、アプリケーション環
境へ４個の可能な出力の１つのいずれかを与える。

４つの出力はプログラム可能な時間遅延機能２ ３ ３
Ａ，インターバル・タイミング機能２３３Ｂ（これは中
断信号を発生するのに使用され得る）、プログラム可能
なパルス発生機能２３３Ｃ（こ＼では周波数及び幅が変
化され得る）及び出力２３３Ｄにおけるパルス計数機能
である。

この種々のアプリケーション出力機能を与えるために、
論理装置２３３はバス分岐２３０′を通して印加される
制御レジスタ２２８からの機能制御に応答する。

比較器２２６を介して２進計数の状態を示す状態レジス
タ２３２からの出力２３９はデ“−タ・マルチプレクサ
２３４へ送られる。

データ・マルチプレクサ２３４は入力２３９に関して多
重化され得るいくつかの他の主入力を有する。

２進計数器２２０からの入力２３５は、計数器レジスタ
２２１からの入力２３６と同様にデータ・マルチプレク
サ２３４へ接続される。

図面を簡単にするために、入力２３５及び２３６は単一
のバスとして示されているが、実際にはこれ等は各々１
６個のビット計数器から到来するので、夫々１対の８本
の線より成るバスであり得る。

デ゛−タ・マルチプレクサ２３４へは図示されていない
診断マクロファンクションからの追加の入力組が存在す
る。

一般的診断については明細書の他の個所で取扱われるが
、この様な診断が図示されたマクロファンクションに応
用可能である事はこの分野の専問家にとって明らかであ
ろう。

従って、解読器９８への適当な入力に基づいて解読器９
８からはデータ・マルチプレクサ２３４への入力２３８
に沿って指令を生じ、データ・マルチプレクサは通常の
如く指令バス２３に沿って中央プロセッサへ戻される４
つの組の１つを多重化する。

この様にして計数の状態は中央プロセッサによってサン
プルされ得る。

この状態は同様に出力２３３を経てユーザによってサン
プルされ得る。

アナログ／ディジタル変換マクロファンクション・カー
ドは第２２図に示された如く、アナログ信号をディジタ
ル信号に変換するものである。

この様なアナログ信号はモニタされつ５ある工具の動作
から通常受取られる。

他の特定のマクロファンクション・力！ドの説明と同様
に、説明は第２図及び第１２Ａ図に関しかなされた前の
一般的説明と関連してなされ、可能なところでは線、レ
ジスタ及び他の構造的ユニットは実質上同一動作を遂行
する時には一般的説明に８いて使用された番号が記され
る。

このマクロファンクション・カード上の信号条件付けは
アナログ・チャンネル・マルチプレクサ２４０と増幅さ
れた出力を与える差動増幅器回路２４１の組合せ動作に
より達成される。

これ等のユニットは制御レジスタ２４２及び解読器９８
の両者の制御の下に機能する。

共通データ・バス２３に沿い中央プロセッサからアーク
の予定のバイトがロードされる制御レジスタ２４２は１
度データが制御レジスタ２４２ヘロードされるとプロセ
ッサの仲介なくマクロファンクション・カード自体上で
のマクロファンクション動作の制御を与える。

解読器９８は中央プロセッサから指令データ・バス２５
に沿って指令を受取り、これを解読して種々のマルチフ
ァンクション動作を制御するのに使用する。

アナログ・チャンネル・マルチプレクサ２４０は通常の
チャンネル・マルチプレクサであり、これは制御レジス
タ２４２から、の４人力ビット２４３によって制御され
、入力ビットはマルチプレクサ内で解読され、１６個の
チャンネルの１つが選択される。

適当なチャンネルの選択に基づき、チャンネル・マルチ
プレクサ２４０は１つの機械出力点から信号チャンネル
・マルチプレクサ２４４中の入力点へ至るチャンネルの
ための経路を閉ざす様動作し、接地チャンネル・マルチ
プレクサ２４５を経て接地するため対応する復帰路を閉
さす様動作する。

チャンネルの状態を示す信号はサンプル保持論理装置２
４６へ与えられ、論理装置２４６は単一人力のアナログ
／ディジタル変換器２４７へ信号を供給する。

サンプル保持機能２４６及びアナログ／ディジタル変換
器２４７の両者はタイミング兼制御回路２４８の制御の
下に動作し、回路２４８は制御レジスタ２４２及び解読
器９８からの入力２４９及び５０によって制御される。

タイミング兼制御論理装置２４８はアナログ・ディジタ
ル変換器２４７とバス（データ）、２６（同期）及び２
７（カード選択）の信号が与えられる解読器９８を経て
タイミング兼制御装置２４８に供給される同期及び復帰
パルス並びに中央プロセッサに戻される同期及び復帰パ
ルスを協同させるために与えられる。

タイミング兼制御論理装置２４８の制御の下に周知のア
ナログ／ディジタル変換論理装置であり得るアナログ／
ディジタル変換論理装置２４７はステップを経て上述の
如くチャンネル・マルチプレクサ２４０を通る１６個迄
のチャンネルのシーケンスを閉成する事によって与えら
れる一連のアナログ信号をディジタル出力へ変換する。

変換器２４７は多重ビツト並列出力信号を与える。

第２２図に示される特定のマクロファンクション旧いて
は使用される特定のＡ／Ｄ変換器は１２ビツトの出力を
与える。

１つのアナログ入力チャンネルの各変換の完了に基づき
、Ａ／Ｄ変換器２４７はアナログ入力チャンネルの状態
を示す１２ビツトのディジタル出力を与える。

これ等の１２ビツトは１１個のデータ・ビット及びこの
１１個の並列データ・ビットの符号を表わす１個のビッ
トを表わす。

Ａ／Ｄ変換器２４７の出力はディジタル・入カレジスク
、即ちプロセッサへの入力を与える変換器と関連するバ
ッファ・レジスタである入力レジスタ５１中に貯蔵され
る。

これはデータの１２ビツトを貯蔵するので、２つの通常
の８ビツト・レジスタより成る事が便利である。

従って、マクロファンクションの動作中、中央プロセッ
サが選択されたアナログ・チャンネルの状態を決定する
ための命令を発生する時、書込み命令がバス２３に沿っ
て制御レジスタ２４２へ送られ、上述の如く線５３に沿
って制御レジスタ２４２へ書込み指令を発生する解読器
９８への書込み指令の制御の下にこのレジスタをロード
する解読器９８及び制御レジスタ２４７は従ってタイミ
ング兼制御論理装置２４８へ適切な指令を与えこれは変
換器２４７によって選択チャンネルの変換を開始する。

Ａ／Ｄ変換器２４７から出力は入力レジスフ５１ヘロー
ドされる。

次いでバス２５を介して読取り指令が解読器９８へ発生
され、解読器９８から入力レジスタ５１へ至る線５４に
沿って解読指令を生じ、入力レジスタ５１からの出力は
バス５２、データ・マルチプレクサ５５を介して共通デ
ータ・バス２３上へ伝送され、Ａ／Ｄ変換器の結果を中
央プロセッサへ復帰させる。

このマクロファンクション・カードから中央プロセッサ
へのすべての入力は前にデータ・マルチプにフサ論理装
置に対して説明された様に動作するデータ・マルチプレ
クサ５５を通して通過される。

マルチプレクサ５５は入力レジスタ５１からのデータを
他のソースからのデ゛−夕と多重化する。

マルチプレクサ５５は制御レジスタ２４２からの入力を
有し、中央プロセッサが制御レジスタ２４２の状態の読
取りを要求する時に使用される。

同様にマルチプレクサ５５はこメでは説明されない診断
ルーチンからの入力を受取り得る。

レジスタ５１の状態は出力点５６を介して直接アプリケ
ーション環境によってサンプル即ち使用され得る。

システムの動作における段階の一般化されたシーケンス
を説明する目的のために、システムは一連のシリーズの
状態を読取る（スイッチが開いているか閉じているかを
決定する）のに使用され、これは第１９図に関して説明
されたスイッチ積分器カードの如きマクロファンクショ
ン・カードを経て決定され得るものと仮定する。

スイッチの状態を示すこのカードからのデータは中央プ
ロセッサへ戻され、この後プロセッサはスイッチの状態
に応答して第２０図に関して説明された如きマクロファ
ンクション・カードを使用する特定の工作機械中の１乃
至それ以上のソレノイド−ユニットを付勢する。

これ等の２つの主機能を遂行する動作シーケンスの説明
の順序を追うにあたり、特定の段階に関してさらに情報
が必要とされるならば明細書及び図面の適当な項を参照
されたい。

先ず、１群の制御装置ブロック１４の中央プロセッサ１
との関係を示す第６図、ブロック１４内の複数のマクロ
ファンクション・カードとブロック中のブロック・イン
ターフェイス・カード２８との関係を示す第３図、アト
レッジ、ングの目的のためのマクロファンクション・カ
ードのブロックインターフェイス・カードに対するより
特定の関係を示す第１２Ａ図を参照して説明すると、第
１の主段階はプロセッサ１の制御の下に、第１９図に示
されたスイッチ積分及びモニタ動作を遂行する特定のマ
クロファンクション・カードをアドレスする事にある。

この一般的説明の目的のためには、システムを初期設定
し、これを動作状態にもたらすのに必要とされる通常の
すべての段階は遂行されているものと仮定する。

さらに以下説明される装置中の種々のバード・ウェア機
能への適切な指令を発生する中央プロセッサによるプロ
グラミングは標準のものであり、プログラミング及びシ
ステム技術分野の専問家によって容易に決定され得る事
を理解されたい。

いずれにしても、必要なプログラミングの流れ図が以下
詳細に説明される。

スイッチ積分器マクロファンクション・カード（第１９
図）の論理スペース・アドレスＬＳＡが中央プロセッサ
中に貯蔵される。

このＬＳＡをアドレスする時には、中央プロセッサは分
配インターフェイス・バス・システム３１の出力９３に
沿い、このＬＳＡを示すデー久バイ斗Ｘ。

−Ｘ７を送る。

このデータ・バイトは適当なセクタ分配点７１に８いて
バック・ボーン７０に取付けられた第６図の１６個迄の
最初の工作部器１装置ブロツクＡ１乃至Ｐ１の各々へ送
られる。

これ等の工具制御ブロック１４の各々は実質上第１２Ａ
図に示された構造を有し、ブロック・インターフェイス
・カード２８及び１５個迄のマクロファンクション・カ
ード１６を有する。

ブロックＡ１乃至Ｐ１の各々上のブロック・インターフ
ェイス・カードのバイトＸ。

乃至Ｘ７がこのブロックにあてはまるか、もしそうなら
ばブロック上のどのマクロファンクション１６がアドレ
スされつ５あるかを解釈する際の動作は第１２Ａ図に関
して説明された。

従って、各ブロックＡ１乃至Ｐ１上の比較機能９５は４
つの高位ビットＸ。

乃至Ｘ３と入力■１乃至Ｉ４の４ビツトと比較し、どの
ブロックが選択されたか決定する。

こ＼で所望のスイッチ積分マクロファンクション・カー
ドを含むブロックが選択されたと仮定すると、比較機能
９５はブｒンク選択線１０３を付勢し、これはその特定
の１つの選択されたブロックに対するブロック・インタ
ーフェイス・カードのみ上の確読器９６を付勢する。

第１２Ａ図に関して上述された如くすべてのＢＩＣ２８
上の解読器９６はバス２５及び２６から解読器５５に゛
０゛指令タグが印加された結果として０”指令タグ解読
器５５からの線５６上の入力によって既に付勢されてい
る。

これにより選択されたブロック上の解読器論理装置９６
はブランク選択線１０３上に入力が存在する時動作可能
となる。

低位ビットＸ４乃至Ｘ７はブロックＡ１乃至Ｐ１のブロ
ック・インターフェイス・カードのすべて上の解読器９
６へ印加されるが、ブロック選択線１０３が付勢されて
選択されたブロック上の１つの解読器９６のみがこの低
位４ビツトを解読する様に機能する。

解読器９６は４／１６解読器を含むので１６迄の組合せ
を解読し得る。

図では１５個だけの組合せが出力ＬＳｌ乃至ＬＳｌ５上
に示されて？す、各１つが異なる１つのマクロファンク
ション・カード１６の選択を可能とする。

しかしながら、１６番目の状態ＬＳＯはＢＩＣカード２
８自体を表わすものと云え、これは勿論アドレス機能を
遂行し得る様に付勢されなくてはならない。

明らかに解読、器９６はＬ Ｓ ０１即ちアドレス機能
は付勢する事は出来ない。

なんとなれば解読器９６はアドレス機能が付勢される迄
はそれ自体付勢されないからである。

これがアドレス機能を付勢するだけの機能を上述の指令
Ｏ解読器に対する存在理由である。

従って解読器５５により付勢される線５６はＬＳＯ線と
云われ得る。

第１２Ａ図に示された例では、ＬＳ３が選択され、これ
が１５個のマクロファンクションの１つに至るカード選
択線を付勢する。

カード選択線２７は第１９図中に示されたスイッチ積分
器マクロファンクション・カードを付勢する入力である
と仮定する。

しかしながら、第１９図中にぢけるスイッチ積分器カー
ドの動作をたどる前に説明されるアドレス手順は第８図
に関して説明されたアドレッシンクノ対するインターフ
ェイスの論理的組織の概念、さらに第７Ａ図に関して示
されたデータ・シーケンス、特に指令シーケンスＯに関
連して考える時によりよく理解されよう。

とにかく、第１９図に示されたスイッチ積分器カードは
現在、カード上の解読器９８を付勢するカード選択線２
７上の入力によって選択されている。

アドレス動作中バス２５からマクロファンクション・カ
ード上の解読器９８へ印加されている指令タグはアドレ
ッシング動作を示す指令タグ、即ち入力Ｃ６乃至Ｃ３上
の００００である。

スイッチ積分器カードのこのアドレッシング機能の完了
に基づき、解読器９８への線２６の同期パルスが印加さ
れる（第７Ａ図及び関連説明を参照）。

これはプロセッサへの復帰信号の付勢を生じ、結果的に
プロセッサに対し選択アドレスにおいてマクロファンク
ション・カードが存在した事、アドレッシング手順が達
成された事を示す。

第１９図のスイッチ積分器中には復帰線は示されていな
いが、各マクロファンクション・カード中の一般的復帰
機能は第１２Ａ図に示されて２つ、中央プロセッサへ復
帰は線３０に沿ってなされる。

１度、現在の場合の第１９図のスイッチ積分器カードの
如く特定のマクロファンクション・カードが選択される
と、分配インターフェイス・バス・システム３１を通し
て中央プロセッサから選択された制御装置ブロック１４
へ、次いでマクロファンクション・インターフェイス・
バス・システム２９に沿ってブロック内の選択されたマ
クロファンクション・カードへ至るチャンネルはロック
状態に残される。

即ちシステム中の他のマクロファンクション・カードは
どれも、中央プロセッサが新しいアドレス段階の実行を
開始する迄は、中央プロセッサ内と通信し得ない。

第１２Ａ図は第１２Ｃ図と組合されて、どの様にしてチ
ャンネルのロックが達成されるかを示す。

次に、解読器９８中で解読される中央プロセッサからバ
ス２５に沿う適切な指令タグの制御の下に、第１９図の
スイッチ積分器マクロファンクション・カードはスイッ
チＳ。

乃至Ｓ７の状態、即ちこれ等のスイッチが開放もしくは
閉成されているかどうかの情報を与える様動作する。

スイッチ積分器マクロファンクションの動作は第１９Ｐ
に関して説明される。

従って第７Ａ及び７Ｂ図に関して説明された如く種々の
必要機能が解読器９８への指令シーケンスの制御の下に
遂行される。

カードが最初にアドレスされる時、スイッチの各々に夫
々対応する複数のスイッチ積分器Ｓ■ｏ乃至Ｓ■７を含
む信号条件材はユニット２０′は既にスインチの状態を
決定してこの状態を示す一連の出力０°乃至０□を保持
して２す、マルチプレクサ２０３を診断モードに郭く信
号がない場合には、上述の如く、データはバッファ・レ
ジスタ２０２への８個の入力に２いて待機する。

従って、スイッチ積分器マクロファンクションがアドレ
スされ解読器９８が線１２２に沿いレジスタ２０２へ信
号を印加する（これはマクロファンクションがアドレス
されるや否や印加される）時、入力（バッファ）レジス
タ２０２はスイッチの状態を示すデータのバイトをデー
タ・ゲート８３を通して通過させ、データ・ゲート８３
は解読器９８への適当な指令に基づき、線１２３を介し
て付勢さね、このデータ・バイトは共通データ・バス２
３に沿い次いで分配インターフェイス・バス・システム
３１のインバス９４を経てプロセッサへ戻される。

上述の動作に２いて、マクロファンクション・カード上
の入力レジスタの内容は中央プロセッサへ戻されるので
、この機能は第４図に関して説明された読取りモード中
の動作であり、第７Ａ図に関して説明された読取りモー
ド中の指令シーケンス１に従う。

スイッチ積分器マクロファンクションはこ＼でそのタス
クを完了したので、もはやロックされたチャンネルをプ
ロセッサへ戻す事を必要としない。

次いで、プロセッサによって制御される動作の性質及び
数に依存してプロセッサはスイッチ積分器マクロファン
クション・カードから受取ったデータを解釈している間
に成る他の無関係なタスクを遂行するための他のマクロ
ファンクション・カードをアドレスするか、もしくはス
イッチ積分器データの解釈に応答して付勢さる父き１乃
至それ以上のソレノイド駆動出力が存在する適当な電磁
石駆動装置マクロファンクション・カードのアドレッシ
ングに直接進み得る。

中央プロセッサは成る中間的な無関係マクロファンクシ
ョンをアドレスするか、直ちに特定の電磁石駆動装置を
アドレスするかに無関係に、中央プロセッサによるアド
レッシングはスイッチ積分器マクロファンクションから
のチャンネルをアンロックし、次にアドレス。

された特定のマクロファンクション・カードに対する同
様なロック・チャンネルで置換される。

次にどららの方向に中央プロセッサが進むにせよ、こ５
では中央プロセッサはスイッチの状態（閉じているか開
いている）を表示するスイッチ積分器マクロファンクシ
ョン・カードからのデータを解釈する機会があって、解
釈されたデータに応答して１乃至それ以上のソレノイド
を付勢する：準備状態にあるものとする。

中央プロセッサからの指令に応答して選択されたソレノ
イド・ユニットを駆動するための電磁石マクロファンク
ション・カードの中央プロセッサによるアドレス手順は
上述のもの、特にスイッチ積分器データのアドレッシン
グに関して説明されたものと同一である。

従って、このアドレッシング手順の動作はこ５では繰返
されない。

従って、こ〜では第２０図の電磁石駆動装置カードが適
切にアドレスされ、この電磁石駆動装置カード及び；中
央フロセッサ間のチャンネルはマクロファンクション・
インターフェイス・バス・システム２９及び分配バス・
システム３１を経て確立され、ロックされているものと
仮定する。

上記の如く、第２０図中に示された１６個のソレノイド
・ユニッ；トを駆動し得る電磁石駆動装置は２つの出力
レジスタを有するが、そのうちの１つが示されている。

２つの出力レジスタ中の８ビット位置中の各々の状態は
マクロファンクション・カードから夫々１６個のソレノ
イド・ユニットへ至る駆動出力を決定する。

従って適当な解読器９８への適切な指令入力によって２
つの８ビツト出力レジスタの１つが付勢される。

図例では、指令シーケンスが先ず線２１１を経て出力レ
ジスタ１７を付勢する。

次いで中央プロセッサからデ゛−タ・バス２３に沿って
マクロファンクションへ到来するデータ・シーケンスＤ
。

乃至Ｄ７を多重化する図示されていないデータ・マルチ
プレクサへの適当な指令に基づき、デ゛−タ・バイトＤ
。

乃至Ｄ７が出力レジスタ１７ヘロードされる。

電磁石駆動装置マクロファンクションに関して上述され
た如く、出力レジスタ１７のビット位置の各々のレベル
は出力点Ｍ。

乃至Ｍ７が夫々オンであるかオフであるかを決定する。

レジスタ１７へ送られるデータのバイトはこのレジスタ
によって制御される８個のソレノイド・ユニットのうち
どれが駆動されるかを決定する。

次に、適切な指令が解読器９８へ発生され解読器９８は
次いで出力レジスタ１７ヘゲ゛−ト言号を送る。

この点に８いて、ゲートされたレジスタ中の特定のビッ
ト位置が高レベルであるか低レベルであるかが上述の如
く特定のソレノイド・ユニットが駆動されるかどうかを
決定するが、これは勿論装備もしくは動作環境から夫々
禁止点２１４もしくは停止点２１６への入力が存在する
かに依存する。

１乃至それ以上のソレノイド・ユニットに対し駆動出力
を選択的に与える動作の完了に基づき、解読器はマクロ
ファンクションから復帰させるために通常の如く復帰線
に沿ってプロセッサに対し復帰パルスを発生する。

この特定の電磁石駆動装置に関する論理装置には示され
ていない復帰は第１２Ａ図に関して一般的に説明された
ものと同一である。

この復帰パルスを受取る事に基づき、プロセッサは他の
マクロファンクションをアドレスする事による次のプロ
グラムされた動作に自由に進む事が出来る。

プロセッサは他のマクロファンクションと通信し、この
電磁石駆動装置マクロファンクションはもはやアドレス
されていないとは云え、選択されたソレノイドの駆動は
プロセッサが再びこのマクロファンクションをアドレス
するかもしくはその装備環境から禁止もしくは停止が印
加される迄継続する。

本明細書に２いて説明されたシステムの動作のための中
央プリセッサ命令プログラム支持は比較的簡潔であり、
本明細書に説明されたファンクションを遂行する様、本
発明のシステム中の種々のハードウェア・ユニットをシ
ーケンスするためにどの様にして中央プロセッサがプロ
グラムされるかはプログラム分野の専問家にとって明ら
かてあらう。

この明細書の次の部分に２いては流れ図を参照して、シ
ステムのハードウェアがその機能を遂行する際にハード
ウェアをシーケンスするのに必要とされる中央プロセッ
サ中のプログラミングが一般的に説明される。

先ず、第２４図を参照すると、中央プロセッサの一般的
配列体及びこれに接続され上述の分配インターフェイス
・バス・システム３１を形成する２６本の線が示されて
いる。

４本の指令タグ即ち・線２５及び同期線２６がアウトバ
ス９３の部分であり、他力復帰線３０、中断肯定応答線
１６８及び中断要求線１６５がインバス９４の１部であ
る配列体は主に便宜的なものであり、これ等の線は他の
方法で配列され得る。

次に上述のマクロファンクション・カードの或。

るものの動作に関する成る例示的プログラムの流れ図の
みならず、本発明のシステムの他の一般的動作の成るも
のを説明するために例示的プログラミングが説明される
。

第２５図に示された流れ図を参照するに、プロセッサ及
びシステムは一般に現在動作して８す、中央プロセッサ
に８個のスイッチＳ。

−５７（第）１９図）の状態をアクセスして戻す事が望
まれているものと仮定する。

先ず、段階２５０において、質問されるスイッチ積分器
マクロファンクション・カードの論理スペース・アドレ
スがアウトバス９３の８本のデータ線上に置かれる。

上述のアドレス手順では、ＬＳＡはＸ。

−Ｘ７によって表わされる。

次いで段階２５１に？いて、プロセッサは指令ハス２５
の４本の線上にｏｏｏｏという１つの指令タグ組合せ（
ＣＴＣ）をセットする。

次の段階２５２に？いて、同期パルスが同期線２６に印
加される。

これには第７Ａ図に関連して説明されたアドレス指令シ
ーケンスが続く。

同期パルスの印加により、各ブロック上のブロック・イ
ンターフェイス・アドレス・ハードウェアは第１２Ａ図
に関して説明された如く、高位ビットＸ。

−Ｘ３が比較機能９５に８いて比較され、もし比較機能
が合格であると、解読器９６により低位のビットＸ４−
Ｘ７が解読され、現在の場合には第１９図に示されたス
イッチ積分器マクロファンクション・カードであるマク
ロファンクション・カードを選択する。

解読器９６からのカード選択線２７の付勢ハコの選択線
に対応するマクロファンクション・カードを付勢する。

次いでシーケンスは決定段階２５３を経てループされる
が、このループは第１２Ａ図に一般的に示された復帰線
３０に沿うマクロファンクション・ハードウェアによっ
てアドレッシング・トランザクションが完了した事を示
す復帰パルスを中央プロセッサが受取る迄続けられる。

アドレス手順の完了に基でき、段階２５４でプリセッサ
は同期線２６をオフに転する様にプログラムされており
、こメで論理スペース・アドレス選択シーケンスが完了
する。

決定段階２５５はこのシーケンスをループし、実質上線
２６上の同期パルスをトラックする線３０上の復帰パル
スがオフに転ぜられる迄は次の段階への進む事を防止す
る。

この時点に２いて、現在の場合には００１１である読取
り指令がバス２５上にプロセッサから送られる（段階２
５６）。

次の段階２５７に８いてプロセッサは線２６上に同期パ
ルスをセットし、読取り機能が第４図に関連して説明さ
れた如く進行する。

特に、第１９図に２けるハードウェアに関して読取り指
令タグは線２６上の解読器への同期パルスの印加と組合
されて４／１６解読器９８へ印加される。

中央プロセッサ１へのチャンネルはこのスイッチ積分器
マクロファンクション−カードに対してロックされてい
るので、カード選択線２７がオンとなる。

従って、上述の如く、解読器９８はレジスタ２０２に向
う線１２２に沿って適切な指令を発生し、データ・マル
チプレクサ２０３を経て８個のスイッチの状態を示すバ
イト・データを受取る。

解読器９８は同様に線１２３に沿ってゲートリウレスを
送り、レジスタ２０２からデータのバイトはゲ′−ト８
３を通して、次いでマクロファンクションの共通のデー
タ・バス２３を通してゲートされ、次いでデ゛−夕は中
央プロセッサ中に貯蔵されるために、インバス９４から
転送される（段階２５９）。

この時点に？いて、上述の如く、プロセッサは同期パル
ス２６をオフに転じ（段階２６０）、決定段階２６１中
に才；いて、復帰がオフに転ぜられる迄決定がなされる
。

復帰かオフになった時、このプログラム・ルーチンは終
り、スイツル積分器マクロファンクションからのデータ
はこ５で中央プロセッサ中に適切に貯蔵されている。

第２６図を参照して、／Ｓ−ドウエアが第２０図に示さ
れた電磁気駆動装置マクロファンクション・＼ビット・
パターンを書込むためのプログラム・シーケンスに関し
て説明される。

アドレッシング・シーケンス段階２６０−２６５は実質
的に第２５図のスイッチ積分器マクロファンクションに
関して説明されたものと同一であり、こ＼では詳細に説
明されない。

従って、中央プロセッサから電磁石駆動装置カードへの
チャンネルがロックされている事によりプロセッサはデ
ータ・バイトをアウトバス９３上へ閉力口する、（段階
２６６）。

このデ′−リ・バイト中の各ビットの状態は８個のソレ
ノイド・ユニットの各々がマクロファンクション・カー
ドからの出力Ｍ。

乃至Ｍ７によって駆動されるかどうかを決定する。

次いで、段階２６７に８いて、指令タグがプロセッサか
らのデータ・バイトを第２０図の電磁石駆動装置カード
上の８ビツト・レジスタ１７に書込むのに適合された解
読器９８へ印加される。

次いで、同期パルスの解読器９８−＼の印カロ（段階２
６８）は、線２１１の付勢を生じこれは□データ・バイ
トを出力レジスタであるレジスタ１１へ供給する。

この動作の完了に基づきマクロファンクション・カード
からプロセッサへの復Ｊ帯線が上述の如く付勢されなけ
ればならない。

従って、プロセッサは復帰線がオンであるかどうかを上
述の如く決定する（段階２６９）。

復帰線がオンならば、同期パルス２６がオフに転ぜられ
る（段階２９０）。

動作がこＳで完了し、このマクロファンクションのこの
部分によって駆動される８個のソレノイド・ユニットの
状態が確立され、マクロファンクション出力Ｍ。

乃至Ｍ７は付勢もしくは非付勢状態にあり、夫々のソレ
ノイド・ユニットをレジスタ１７ヘロードされた８ビツ
トの状態に依存して且つ勿論装備からの禁止もしくは停
止入力が入力点２１４及び２１６に印加されているかど
うかに従って駆動する。

プロセッサはこ５で復帰パルスがオンであるかオフであ
るかどうかを決定する（段階２７１）。

第２０図は８ビツト電磁石駆動装置機能を示すが、使用
されるマクロファンクション・カードは１６ビツト電磁
石駆動装置である事が最も好ましく、もう１つの８ビツ
ト・レジスタ及びこの出力レジスタ中のビットの各々と
関連する出力論理装置の他の組を必要とする事に注意さ
れたい。

この様な場合、第２の出力レジスタはレジスタ１７に関
して既に説明されたのと同一ロード・シーケンスを有し
、このローディングは第１のレジスタ１１のローディン
グに続き、プロセッサの制御の下に行われる。

従って、第２６図の段階２７１の完了に基づき、この第
２の出力レジスタに対する出力ビットの第２の組がプロ
セッサによりデータ・バスに印加され（段階２６６’
） 、適当な指令タグがプロセッサにより指令バス２５
に印カロされ（段階２６７’）、この指令タグ及び同期
パルス（段階２６８’ ）が解読、器９８（第２０図）
印加される時、解読器は出力（図示されず）を付勢し、
この出力６４図示されていない第２の出力レジスタを付
勢する。

プロセッサは次いア第１の出力レジスタ１７に関して上
述された段階２６９乃至２７１に等価である第２のレジ
スタに関する段階２６９′乃至２７１′のシーケンスに
進行する。

これ等の追加の段階の完了に基づき、１°３ビツトが夫
々２出カレジスタ中に夫々ロードされ、対応するソレノ
イド・ユニットの１６個迄を付勢し得る電磁石駆動装置
マクロファンクションからの１６ビツトの出力が存在す
る。

電磁石駆動装置マクロファンクションの論理スペース・
アドレスは段階２７５において上述された如くデータ・
アウトバス９３上にセットされる。

次いで、上述の如くアドレス指令タグがバス２５上にヒ
ツトされる（段階２７６）。

上述の如く同期パルスが線２６上にセットされ（段階２
７７）アドレス動作の完了を示して復帰パルスが受取ら
れたかどうかに関しての決定がなされる（段階２７Ｂ）
。

次いで段階２７２．に８いて、同期パルスがオフに転ぜ
ら札決定段階２８９に３いて同型パルスがオフになった
かどうかを示す復帰パルスが存在するかどうかについて
の決定がなされる。

次に、読取り指令タグがバス２５上にセットされ（段階
２８１）、これに応答して同期線２６の電力口に基づい
て（段階２８２）指令解読器９８はゲート６１に至る線
６０を付勢し、ビット位置０乃至７を示す極性保持レジ
スタ１７のレベルを共通データ・バス２３に沿い中央プ
リセッサにゲートして戻す。

従って、プロセッサはトランザクションの完了を示す復
帰オンを決定する（段階２８３：この復帰が示された時
、こ〜で駆動装置０乃至７の状態を示すデータ・バイト
はプロセッサ中に貯蔵される（段階２８４）。

プロセッサは同期線をオフにセットしく段階２８５）、
これは復帰線がオフであるかどうかによって決定される
（段階２８６）。

この時点（段階２８１’）でプロセッサは指令タグを解
読器９８へ電力口し、解読器は同期パルスと組合されて
（段階２８２’ ）他の８個の電磁石駆動装置の状態を
示す第２の極性保持レジス。

りを読取りを開始する。

これは上述の如く、使用されるマクロファンクション・
カードが最も都合のよい１６ビツト電磁石駆動装置であ
り、従って他の８ビツト極性保持レジスタ及びこの他の
出力レジスタ中のビットの各々と関連する出力論理装置
の他の組を必要とする場合にあたる。

この場合、第２の出力レジスタはレジスタ１７に関して
既に説明されたものと実質的に同一読取リシーケンスを
有し、この読取りはプロセッサの制御下にあり、第１の
レジスタ１７の読取りに続く。

この第２の８ビツト・レジスタに関し、命令２８３′乃
至２８６′が遂行される。

これは上述の命令２８３乃至２８６と等価である。

この様な２個のレジスタの電磁石□駆動装置マクロファ
ンクションの場合、第２０図に関連してゲート６１は２
つの極性保持レジスタ１７の内容を共通データ・バス２
３上にシーケンスする間マルチプレクサとして働く事が
既に述べられた。

レジスタ中の１６ビツトの読取りの完了に基づき、プロ
セッサは１６ビツト状態とソレノイドもしくは電磁石駆
動装置出力点Ｍ。

乃至Ｍ１６の既知状態との比較を実行する（段階２８７
’ ）。

もし２つが同じなら、マクロファンクションは正しく機
能している。

ループはこの点で終了する。第２８図に関して、第２２
図のアナログ・マルチプレクサ２４０の１５個のチャン
ネルの１つ上に存在するアナログ電圧に対応するディジ
タル・データを読取るプログラム・シーケンスについて
説明する。

この例の目的のためには、第９番目のアナログ・チャン
ネルが中断手断を利用する事なく読取られるものと仮定
する。

段階２９０−２９５のアドレッシング・シーケンスはス
イッチ積分器マクロファンクションの流れ図（こ関して
上述されたものと実質上同一であり、こ＼では洋書に説
明されない。

従ッて、中央プロセッサからＡ／Ｄ変換マクロファンク
ション・カードへのチャンネルがロックされた状態で、
プロセッサはデータのバイトをアウトバス９３上へ電力
口する（段階２９６）。

指令タグが解読器９８へ印加され（殺除２９７）、同期
パルスが線２６へ電力口される時（段階２９８）、解読
器から線５３土に指令を生じ、制御レジスタ２４２をし
てアウトバス９３上のデータ・バイトを受取り、貯蔵せ
しめる。

これに応答して制御装置２４２はマルチプレクサ２４０
へのバス２４３に沿って制御指令を発生し、マルチプレ
クサ２４０はこの指令を解読し、変換される様選択され
たアナログ・チャンネルを閉成する。

次いで復帰線にライテコの書込みトランザクションの完
了についての決定がなされ（段階２９９）、その後同期
線２６はオフに転せられ（段階３００）、この事は復帰
線がオフである事から決定される（段階３０１）ｃ次に
段階３０２に２いて、指令タグが解読、器９８に印加さ
れ、解読器は同期パルスの印加と組合されて（段階３０
３）、選択されたアナログ・チャンネルの状態をディジ
タル・データの１２個の並列ビットへ変換する動作を付
勢し、データは入力レジスタ５１中に貯蔵され、上記１
２ビツトの第１の８ビツトを示すデータ・バイトをマル
チプレクサ５５を経て中央プロセッサに至るインバス９
４に接続されデータ・バス２３上ヘゲートする。

この動作を達成するマクロファンクション・カード・ハ
ードウェアの動作は第２２図に関して説明されたので、
こＸでは詳細に説明されない。

いずれにしても、この指令データ・トランザクションの
完了は復帰線３０がオンであるかどうかを決定する事に
よりプロセッサに示される。

もしオンならば同期線２６がオフに転ぜられ（段階３０
５Ａ段階３０６で復帰線がオフかどうかの決定がなされ
る。

この時点でレジスタ５１中の第１の８ビツトを示すデー
タ・バイトはインバス９４から中央プロセッサへ転送さ
れて、貯蔵されている（段階３０７）。

入力レジスタ５１はデータの１２ビツトを貯蔵するので
、これは実際には２つの８ビツト・レジスタより成る事
が既に示された。

従って、第１の８ピツチが入力レジスタ５１の第４のレ
ジスタから読、取られた後、プロセッサは命令３０２乃
至３０７と等価な命令３０２′乃至３０７′のシーケン
スを発生し、入力レジスタ５１の第２のレジスタから残
りの４データ・ビットを中央プロセッサへ転送し、こ５
で選択されたアナログ・チャンネルの状態を示す１２デ
ータ・ビットが貯蔵される。

第２９図を参照して、プログラムされたタイム・インタ
ーバルを与えるタイマー・マクロファンクション・カー
ドの動作のプログラム・シーケンスが説明される。

アドレッシング・シーケンス、段階３１０−３１５は前
に説明された特定のマクロファンクションの任意のアド
レッシングに関するものと実質上同一 であるので、こ
５では詳細−こ説明されない。

従って、中央プロセッサからタイマー・マクロファンク
ション・カードへのチャンネルがロックされた状態で、
プロセッサはデータ・バイトをアウトバス９３上に印加
する（段階３１６）。

指令タグが解読器９８へ印加され（段階３１７）、同期
パルスが線２６へ印加され（段階３１８）、線２２２上
へ解読器９８から印加される指令は１６ビツト制御レジ
スタをして共通データ・バス２３に沿って印加されるア
ウトバス９３上のデータの０乃至７バイトを受取り、貯
蔵せしめる。

次いで段階３１９で、準備完了線による正しいトランザ
クションの完了についての決定がなされる。

この後同期線２６がオフに転ぜられ（段階３２０）、こ
れは復帰線がオフである事によって決定される（段階３
２１）。

次に、第２のデータ・バイト８−１５が１６ビツト制御
レジスタ２２１ヘロードされる点を除いて段階３１６−
３２１の動作と実質上等価である段階３１６’−３２１
’が遂行される。

次いで、プロセッサはデータ・バイトをアウトバス９３
上へ印加する（段階３２２）。

指令タグが解読器９８へ印加され（段階３２３）、同期
パルスが線２台へ印加される時（段階３２４ ）、解読
器からの線２２９上への指令はタイメング機能を制御す
る制御レジスタ２２８をして共通データ・バス２３を経
ぞアウトバス９３上のデータ・バイトを受取り、貯蔵せ
しめる。

次いで、準備完了線上のこの書込みトランザクションの
完了についての決定がない（段階３２５）がなされ、そ
の後同期パルス２６がオンに転ぜられ（段階３２６）、
これは準備完了線がオフに転ぜられている事により決定
される（段階３２７）。

この時点（段階３２８）で、タイマー・マクロファンク
ション・カードはタイミング・サイクルを開始して８す
、このマクロファンクション・カード中のハードウェア
はさらに中央プロセッサからの制御なくして、上述の如
く動作し、計数を行い、予定の期間、例えば２００秒後
に中断する。

第３１及び第３２図に関連して、中断処理のプログラム
・シーケンスが説明される。

中断はマクロファンクション・カードの１つ、例えば第
２２図のアナログ／ディジタル変換器カードへ印加され
るものと仮定する。

さらにこの中断はマクロファンクション・カードの中断
要求ラッチをセットしているものと仮定する。

中断要求ラッチ及び関連回路はすべてのマクロファンク
ション・カード中に存在し、制御装置の全動作内でこの
機能を処理する様選択的に装備されている事は既に説明
された。

従ってこの回路は特に図示されたマクロファンクション
・カードの各１つ上には示されていないが、中断回路の
一般形は第１５図に概略的に示されている。

従って第２２図のアナログ／ディジタル変換器はこの様
な中断要求ラッチを有するものと仮定する。

プログラム・シーケンスＯゴこのラッチが中断要求でセ
ットされた時に開始する。

第３２図を参照すると、中断が現われる時（段階３５０
）、プログラムは段階３５１、即ち前に中断ポーリング
に関して説明された如く中断をポールする第３１図の中
断処理もしくはポーリングルーチンに進行する。

システム中のブロック・インターフェイス・カードの各
々は中断を示すブロック・インターフェイス・カードが
発見される迄ポールされる。

現在の場合は、Ａ／Ｄ変換マクロファンクションを含む
ブロックのためのフ宅ツク・インターフェイス・カード
が中断を示す事が結果的に発見されるブロック・インタ
ーフェイス・カードである。

第３１図を参照するに、ポーリング・シーケンスのため
のプログラミングは次の如く遂行される。

各フ七ツク・インターフェイス・カードのアドレッシン
グ、段階３３５−３３８はアドレス機能を有するプログ
ラミング流れ図の多くと実質上同一であり、こ５では詳
細には説明されない。

中断要求を求めてポールされた特定のブ七ツク中断カー
ドが適切にアドレスされた状態で、決定段階３３９に８
いて中断肯定応答がオンかどうかの決定がなされる。

もし中断肯定応答がオンでなければ同期線２６がオフに
転ぜられ（段階３４０）、これは復帰線がオフである事
により決定される（段階３４１）。

その後火のブロック・インターフェイス・カードがアド
レスされ、シーケンスが再び回復される（段階３４２）
。

他方、もしハードウェアが第１５図に関して前に説明さ
れた如く、線１６８に沿って中央プロセッサへ中断肯定
応答を発足すると、これが中断を生じたブロックである
事の決定がなされる（段階３４３）。

ブロック中のどの特定のマクロファンクション・カード
が中断を開始したかは比較器１６５からの出力が示す。

次に第３２図にぢいて、中断を生じたマクロファン１７
シヨンは前に説明された通常のアドレッシンク手順、段
階３５２−３５６を経てアドレスされる。

このプログラミング・サイクル（第３２図）を完了する
に当り、第１５図のバードウ呈アを参照するに、リセッ
ト中断ラッチ指令（段階３５７）は段階３５８で解読器
９８への同期パルスと結合されてラッチ６５をリセット
する。

次いで段階３５９で復帰線についてこのリセット・トラ
ンザクションの完了の決定がなされる。

次いで、同期線２６がオフに転ぜられる（段階３６０）
。

これは復帰線がオフになっている事により決定される（
段階３６１）。

こＮで中央プロセッサは中断要求を開始したマクロファ
ンクションを決定している。

■乃至それ以上のマクロファンクション（工具制御ユニ
ット）が機能している事を定期的に検証する事が望まれ
る。

同様に、特定のマクロファンクション・カードから中央
プロセッサに戻されるデータがマクロファンクション・
カード中に故障が存在する事を示す時がある。

これ等の目的のために、通常の診断が与えられる。

この様な診断手段は各マクロファンクション・カード中
に存在し得る。

どの様にしてこの様な診断手段が代表的な意味で動作す
るかを示すために、第１９図に関して詳細に説明された
スイッチ積分器マクロファンクション・カードを選択し
、第３０図に２いて代表的な診断動作によりスイッチ積
分器マクロファンクション・カードを演習させる中央プ
ロセッサ命令の代表的流れ図を述べる。

第３０図を参照するに、アドレッシング・シーケンス、
段階３６５−３７０は特定のマクロファンクション・カ
ード・即ちスイッチ積分器マクロファンクション・カー
ドをアドレスするために流れ図２６に８いて説明された
ものと実質上同一である。

特定の８スイッチ積分器マクロファンクション・カード
がアドレスされた事により、指令タグがバス２５を経て
解読器９８へ印、１１７Ｄされ（段階３９１）、解読器
９８からデータ・マルチプレクサ２０３・＼至る制御線
の付勢を生じ、マルチプレクサ２０３をしてプロセッサ
がアウトバス９３に電力比、共通データ・バス２３を経
て線２０４から「［助Ｕされる８ビット診断パターンを
受取らしめる。

このマルチプレクサ２０３への書込みトランザクション
を完了するためには、解読器９８への同期線２６はオン
でなければならない（段階３γ３）。

次いで、段階３７４に８いて復帰線上でこの書込みトラ
ンザクションの完了の決定がなされる。

この拶同期線２６がオフに転ぜられる（段階３７５）。

これは復帰線がオフに転ぜられた事により決定される（
段階３７６）。

次いで、データ・マルチプレクサ２０３へ書込まれたば
かりのテスト・パターンを中央プロセッサに読戻すため
に、適当な指令が解読器９８に電力口され、これは線２
０９を付勢して診断論理装置２０８を付勢し、診断論理
装置は次いで線１２０を付勢して、データ・マルチプレ
クサをして書込みれたセット８ビツト・テスト・パター
ンを入力バッファ・レジスタ２０２へ印加せしめる。

この後のシーケンシングは実質的に第２５及び１９図に
関して説明された８スイッチ積分器マクロファンクショ
ンの読取り手順と実質的に同一である。

この目的はマクロファンクション・カード中ツバートウ
エアを演習する事にあるので、中央プロセッサは読、取
られたパターンとマクロファンクションカードへ書込ま
れたパターンとを比較し、もし２つが同一ならば、マク
ロファンクションは正しく動作している事になる。

第６図は中央プロセッサ１を工具制御装置ブロック１４
を介して工作機械１３の分布された配列体に結合するデ
ータ分配路３１を示す。

分配インターフェイスの性質自体は複数個の独立及び物
理的に分離された工具機械゛を制御及びモニタするのに
適している。

この様なシステムに８いては、好ましからざる接地ルー
プの発生を防止するために相互接続に注意深い考慮がは
られれなくてはならない。

サブセクタ分配ボード７１はすべての信号線上にホトカ
ップリング装置を結合し、バス３１から夫々のブロック
１４へ分布させる事によって光学的アイソレーションを
与える。

光学アイソレーションは接地ループが独立した工作機械
及び中央プロセッサ間に存在する事を防止する。

接地システム上に生じ得る漏洩電流はこの様な責務を遂
行する様設計されていない配線（信号）上を各独立接地
システム間で移動する事から防止される。

プロセッサのみならず各工作機械は各工作機械及びプロ
セッサ・キャビネット中の共通制御のためのＯ基準点を
与える接地を介して共通の接地システムへ結合される。

電位差は電力システム接地電流によって形成される過渡
高エネルギの結果として各工作機械及びプロセッサの間
にしばしば存在し得る。

工作機械内の高周波スイッチング兼制御回路のみならす
接地システム中の外部的に発生される攪乱はしばしばこ
の様な過渡エネルギを形成する。

独立した工作機械間並びにこの様な工具及びプロセッサ
間の信号路をアイソレートする事によって、接地ループ
が最小にされ得、２次的電流復帰及び放電路を減少し、
従つ；て各工具内に存在する非共通モード信号状態を最
小にする。

これは接地ループに関連する効果を減少し、工具制御装
置及びプロセッサに存在するディジタル及び線形回路に
対する漏洩電流を減少する。

第２３図は分配インターフェイス・バス３１内で光学的
アイソレーションを具体化する方法を示す。

アウトバス９３上の１４本の信号線の各々の上に中央プ
ロセッサ１によって発生されるディジタル出力信号はサ
ンプルされて、アイソレーション受信器８００によりサ
ブセクタ分配ボード７１上で信号条件付けられる。

受信器８００の増幅された出力は光学アイソレータ８０
１のり、Ｅ、Ｄ。

（光放出ダイオード）入力へ印加され、Ｌ、Ｅ、Ｄ。

に順方向バイアス状態を与え、電流をして受信器８００
内のＶｅｃ電源からり、Ｅ、Ｄ、を経て中央プロセッサ
１の電源８０２の接地端子へ流さしめる。

これは電流アイソレータ８０１内に光の放出を生じ、放
出光は光学アイソレータ光検出トランジスタ８１１によ
って検出される。

光検出トランジスタの出力の付勢は駆動装置８０３を経
て感知及び増幅され、駆動論理レベルを与え、工具制御
装置−７’ｏツク１４上の夫々のアウトバス信号線に電
力を与える。

光学アイソレータ８０１の検出器側及び増幅器／駆動装
置８０３は工具制御装置電力供給装置８０７から電力が
供給される。

この様にして、中央プロセッサ電力供給装置８０２及び
工具制Ｊｌ装置電力供給源８０７間の接地路は除去され
る。

他力、工作制御装置１４によって発生されたディジタル
入力信号は分配インターフェイス・バス３１、インバス
９４の１２本の線へ印加され、サブセクタ・分配ボート
７１に入り、１２個の受信器８０４の各１つに印加され
る。

光学アイソレータ８０５及び駆動装置８０６を通るデー
タの伝送はデ゛イジタル出力信号に対して説明されたの
と同様に達成される。

光学アイソレーク８０１及び８０５は米国特許第３４１
７２４９号中に開示された電気−光学装置を使用して具
体化される事が好ましい。

ブロック分配ボード７１上には１つの追加の特徴が与え
られる。

チャンネルに沿って任意の特定の工具制御装置フ冶ツク
１４にサービス（保守）を与えている間、分配インター
フェイス・バス３１上及び中央プロセッサに不都合な信
号及び外乱が結合されるのに防止するために、サービス
切断リレー８０８が与えられる。

工具制御装置ブロック１４のサービス動作中、サービス
・スイッチ８０９は開放され、サービス切断リレー８０
８の巻線から付勢電流を除去し、サービス切断リレー接
点８１０を開放せしめる。

リレー・コンタクト８１０の開放は中央プロセッサ電源
８０２からサブセクタ分配ボード７１上の光学アイソレ
ータ、駆動装置及び受信器へ至る電力供給部の切断を生
ずる。

従って、サービス動作中は完全なアイソレーションが中
央プロセッサ１及び工具制御装置ブロック１４間に存在
する。

チャンネルに沿う中央プロセッサ１とサービスを受けて
いない池の工具制御装置ブロック１４間の通信は影響を
受けない。

第５図を参照して、工具制御装置ブロックの全体的配列
体が既に説明された。

第５図に示された工具制御装置ブロックの主な利点はマ
クロファンクション・カード１６（工具制御ユニット）
の交換可能性にある。

工具制御装置ブロック・ハウジングはすべての工具制御
装置ユニットに対して同一である。

これは中央プロセッサに対する主バス装置である分配イ
ンターフェイス・バス装置３１を形成するアウトバス９
３及びインバス９４を受取る様に適合された１対のケー
ブル・ソケットを含むブロック即ちボード８０と呼ばれ
るベースより成る。

ボード８０は標準化された内部配線を与える様に予じめ
配線されて２す、内部配線はアドレ゛ンシングの目的の
ためのフ゛ロ゛ンク・インターフェイス・カード２８、
並ひに工具制御装置もしくはマクロファンクション・カ
ード１６が差込まれる互換可能なマクロファンクション
位置に関スルすべてのバス相互接続を与える。

従ってボード８０中の予定の配線はデータ・バス２３、
指令バス２５並びに同期及び復帰線の接続点を与える。

１５個迄のマクロファンクション・カード１６がボード
に差込まれる第５図に示された構造に、ＥＣ，）ては、
ボード８０内の内部配線は同一であり、こし等のマクロ
ファンクションは交換もしくは代換され得る。

ブロック・インターフェイス・カード２８は制御装置ブ
ロックの各々中に８けるボード８０中の最初の位置を占
める事が好ましくこの様な制御装置ブロックの各々中で
実質上同一である。

従って、ブロック・インターフェイス・カード２８は予
じめ配線されたベース・ボード８０と組合されて工具制
御装置ブロックのハウジングを構成し、この中に種々の
工具制御及び工具モニタ論理ファンクションを遂行する
１５個迄のマクロファンクション・カードが交換可能に
差込まれ得る。

中央プロセッサを工具制御装置に接続する主データ・バ
ス３１によって与えられる入力／出力経路に沿って、中
央プロセッサからの条件付けられていないディジタル・
デ゛−夕は中央プロセッサから工具制御装置へ通過され
、アウトバス９３）、条件付けられていないディジタル
・データは（インバス９４に沿って）中央プロセッサに
よって受取られ得る。

工具制御装置ブロックは線８１に沿って制御される工具
制御装置に特定の工具機能を制御するために条件付けら
れたデータを与える。

この条件付けられたデータはディジタルもしくはアナロ
グ・データであり得る。

同様に、工具制御装置フ七ツクは制御された工作機械か
ら同様に線８１の成るものに沿って、通常特定の＠械条
件を示す成る種の感知装置から機械条件性はデータを受
取る。

工具制御装置ブ冶ツク中のマクロファンクション・カー
ドもしくは工具制御ユニット１６は中央プロセッサから
受取られた条件付けられていないディジクル・データを
機械で適用可能な形に条件付け、同様に線８１に沿って
工作機械から受取られる条件付はデータを中央プロセッ
サに適用可能な条件付けられていないディジタル、デー
タ形に変換する。

ブロック・インターフェイス・力、−ド２８より成るブ
ロック・ハウジング及び予じめ配線された基板即ちマザ
ー・ボード８０はすべての工具制御装置に対して標準化
されて２す、遂行されるデータ条件付けの性質は広い範
囲のマクロファンクション・カードもしくは工具制御ユ
ニット１６の任意の組合せを第５図の工具制御装置ブロ
ック中に示された１５個の交換可能な位置へ選択的に差
込む事によって決定され得及び変化され得る。

この様な能力をマクロファンクション構造１６の多くは
既に詳細に説明され、他の多くのものも一般的に説明さ
れた。

しかしながら、第１用出来るマクロファンクション・カ
ード１６の＋１種の適当な組合せを選択する事によって
、工具制御装置ブロックのユーザは容易に彼の工具制御
装置ブロックを所望のデータ条件付は動作に調節可能で
あろう。

マクロファンクション・カード１６は特定カードに対し
て要求される論理装置に依存して大きさが変化し得る。

例えば、第５図に２いて、カードの第１の群は各４単位
幅であり、他力第２のカード群、例えばカード１６は２
単位幅である。

カードは任意の都合のよい装置によってボード８０に取
付けられ得る。

図示された構造に２いて、ボード８０は各カード位置に
おいて、幅が４単位のものに対応する４つの群中の接続
体ピンの繰返し配列体を含んでいる。

カードはこれ等のピンと係合するソケットを含んでいる
。

マクロファンクション・カードへ、もしくはこれからの
通信のための前に説明された線の各々はこれらのピン及
びソケット配列体の１つを経て接続される。

同様に、分配ボード８０へもしくはこれからの通信は同
様にバス３１のみならす、類似のピン及びソケット配列
体を経てボード８０に付着された線８１により達成され
得る。

さらに、ボード８０は任意の特定のマクロファンクショ
ン・カード上の出力を異なるマクロファンクション・カ
ード上の入力に相互接続するに必要な配線；経路を与え
る。

この様な場。合には、工具制御装置ボード８０へもしく
はこれから９通信は上記のピン及びソケット配列体を経
て同様に行われる。

工具制御装置によって工作機械−＼出入される条件付け
られたデータはもしくはアナログ・データ。

であり得る。

第２２図のＡ／Ｄ変換のための特定のマクロファンクシ
ョン・カードは中央フロセッサと通信するために必要と
される工作機械から受取られるアナログ・データを中央
プロセッサと通信するのに必要とされるディジクル形へ
変換する・必要とされるアナログ−ディジタル変換の代
表例として詳細に説明された。

同様に、もし工作機械がアナログ入力を必要とするなら
ば、アナログ入力、適当なディジタル／アナログ変換が
必要とされるアナログの仕様を満足する通常のディジタ
ルーアナロク回路を使用するマクロファンクション・カ
ードの１つの上で遂行され得る。

本発明の特定の実施例に２いては、多重チャンネル主バ
ス及びユニット・バスが厚され、データは並列にこの様
なバス上を転送されたが、本発明は単一チャンネル上に
データ・バイトもしくはサブ・バイトを直列云送する事
を含むバス・システムに適用可能でなけれはならない事
に注意されない。

例えば、こノの分野では通常長い距離にわたってデータ
を伝送するための単一チャンネルを使用している。

従って、工具制御装置が中央プロセッサから非常にはな
れていて、データが１０数Ｋｍの距離上を転送されなけ
ればならないとすれば、主データ・バスは１並列／直列
変換装置に接続されて、データは直列に転送され、次い
で工具制御装置に接続される前に直列／並列変換が行わ
れ得る。

【図面の簡単な説明】

第１図は本発明のシステムの極めて一般的ブロックであ
る。 １・・・・・・中央プロセッサ、１３・曲・工作機械、
１４・・・・・・制御装置、１６・・・・・・工具制御
ユニット、２８・・・・・・ブロック・インターフェイ
ス・カード。 第２図は工具制御ユニット即ちマクロファンクション・
カードの一般的ブロック図である。 １７・・・・・・出力レジスタ、１７Ａ・・・・・・出
力論理装置、１９・・・・・・出力信号条件付装置、２
０・・・・・・入力信号条件骨は装置、１８Ａ・・・・
・・入力論理装置、１８・・・・・・入力レジスタ、２
４・・・・・・デ′−リ・マルチプレクサ、９８・・・
・・・レジスタ選択論理解読装置。 第３図は工具制御装置ブロックの一般的ブロック図であ
る。 第４図は書込み及Ｏ読取り動作中に２ける分配システム
中の種々のバス及び線のパルス・レベルを示したタイミ
ング図である。 第５図は工具制御装置ブロック中の種々のマクロファン
クション・カードの配列体を示した図である。 第６図は中央プロセッサに関して工作機械、制御ブロッ
ク及び分配インターフェイス・バス・システムを詳細に
示したブロック図である。 第７Ａ図は種々のシステム分配指令シーケンス中のシス
テムの種々の線のデータ・パルスを示したタイミング図
である。 第７Ｂ図は成る追加のシステム分配指令シーケンス中の
システムの種々の線上のデ′−タパルスを示したタイミ
ング図である。 第８図は分配システムの概念的配列体の図である。 第９図は単−面中に８ける第８図のサブユニットの成る
図である。 第１０図は他の面に沿う第８図のサブユニットの配列体
グループの図である。 第１１図は第８図に示されたアドレス配列体の成るもの
を示したチャートである。 第１２Ａ図は特定のブロック上の一般化されたマクロフ
ァンクション・カード（工具開側装置ユニット）とブロ
ック・インターフェイス・カードの関係を示した図であ
る。 １６・・・・−・工具制御ユニット、２８・・・・・・
ブロック・インターフェイス・カード、５５・・・・・
・指令０解読器、９５・・・・・・比較器、９６・・・
・・・解読器、９８・・・・・・４／１６変換器、９８
Ｂ・・・・・・４／１６変換器、９１・・・・・・Ｄ１
０レジスタ、９２・・・・・・Ｄ／Ｉゲート装置。 第１２Ｂ図は櫟準のパリティ検査を遂行するため標準ブ
ロック・インターフェイス・カード上に見出される追加
の回路を示した論理図である。 第１２Ｃ図は第１２図中の解読器論理装置９６の回路の
詳細を示した図である。 第１２Ｄ図は第１２Ａ図と類似であるが、マクロファン
クション−カード及び中央プロセッサ間の一連のデータ
・トランザクション中に２ける第１２図の論理装置の種
々の線上のパルス・レベルの詳細なシーケンスを示した
タイミング図である。 第１２Ｅ図は書込み及び読取りサイクル中の第１２図の
種々のバス及び線上のパルス・レベルを示したタイミン
グ図である。 第１３図は他の一般的なマクロファンクション・カード
を示した論理図である。 第１３Ａ図は書込み及び読取りサイクル中の第１３図の
種々のバス及び線上のパルス・レベルを示したタイミン
グ図である。 第１４図は他の一般的なマクロファンクション・カード
を示した論理装置の図である。 第１４Ａ図は書込み及び読取りサイクル中の第１４図の
種々のバス及び線上のパルス・レベルを示した論理図で
ある。 第１５図はシステム中で中断機能を遂行するためのブロ
ック・インターフェイス・カード上及びマクロファンク
ションの各々上で必要とされる論理装置を示した論理図
である。 第１６図は工作機械の動作を制御するため工作制御装置
中の協働する複数個のマクロファンクション・カード上
の一般的感知及び駆動機構上の協同動作を示した論理図
である。 第１７図はこれ等の２つのマクロファンクション間の協
同動作を達成するためにインターバル・タイマー・マク
ロファンクション及びソレノイド駆動装置マクロファン
クションの協働を示した論理図である。 第１８図は本発明システムのレイアウト中の可能なトポ
ロジーの変化を示した極めて一般化されたブロック図で
ある。 第１９図はスイッチ積分器マクロファンクション・カー
ドの論理図である。 第１９Ａ図は第１９図の代表的なスイッチ積分器ユニッ
トの回路図である。 第２０図は電磁石１駆動装置マクロフアンクシヨン・カ
ードの論理図である。 第２０Ａ図はプロセッサと独立して動作を完了するため
に２つのマクロファンクション・カードの協同動作を示
した論理図である。 第２１図はタイマー・マクロファンクション・カードの
論理図である。 第２２図はアナグローディジクル変換器マクロファンク
ション・カードの論理図である。 第２３図は工具制御ユニットを互に中央プロセッサから
電気的；こアイソレートする光結合装置を示した論理図
である。 第２４図はプロセッサに接続された種々の機能的データ
線もしくは配線を示した中央プロセッサの概略図である
。 第２５図は８個のスイッチ積分器マクロファンクション
によってモニタされる８個のスイッチの状態をアクセス
するためにマクロファンクションへ電力口される中央プ
ロセッサ命令の流れ図である。 第２５図は第２５Ａ図及び第２５Ｂ図−＼分離される。 第２６図は電磁石駆動装置マクロファンクション・カー
ドの、駆動出力点に対応するマクロファンクションへ１
６ビツトのパターンを書込むために電磁石１駆動装置マ
クロフアンクシヨンへ与えられる中央プロセッサ命令の
流れ図である。 第２６図は第２６Ａ図及び第２６Ｂ図へ分離される。 第２７図は電磁石駆動装置の出力状態を電磁石１駆動装
置マクロフアンクシヨンから読取る計算機命令の流れ図
である。 第２７図は第２７Ａ図、第２７Ｂ図及び第２７Ｃ図に分
離されている。 第２８図はアナログ・チャンネルの１つの状態に対応す
るディジタル化されたデータを読取るためアナログ−デ
ィジタル変換器マクロファンクションへ与えられる中央
プロセッサ命令の流れ図である。 第２８は第２８Ａ図、第２８Ｂ図及び第２８Ｃ図へ分離
されている。 第２９図はタイマーを例示的タイム・インターバルにセ
ットするためにタイマー・マクロファンクションへ与え
られる中央プロセッサ命令の流れ図である。 第３０図は診断情報を８スイッチ積分器マクロファンク
ションへ書込みこれを中央フロセッサへ読み戻すために
中央プロセッサから８スイッチ積分器マクロファンクシ
ョンへ与えられる命令の流れ図である。 第３０図は第３０Ａ図及び第３０Ｂ図に分離されている
。 第３１図は分配インターフエ・ｆス上の中断状態を決定
するための中央央プロセッサ命令の流れ図である。 第３２図は第３２唐及び第３２Ｂ図に分離され、中断の
源が特定のマクロファンクション・カード（図示例では
アナログ−ディジクル変換装置）であるどうかを決定す
るための中央プロセッサからの命令の流れ図である。

Claims (1)

1. 【特許請求の範囲】 １ 複数個の工作機械を制御するシステムにおいて、上
   記工作機械のための制御プログラムを有する中央プロセ
   ッサと、上記工作機械の夫々と作動的に関連づけられ上
   記中央プロセッサとの通信によって与えられるデータ・
   インストラクションを介して上記中央プロセッサにより
   制御される複数個の工作機械制御装置と、データの並列
   ビットを上記中央プロセッサとの間で転送することによ
   り上記中央プロセッサ及び上記工作機械制御装置の間で
   データ・インストラクション及び他のデータのトランザ
   クションの通信を行うため上記中央プロセッサ及び上記
   工作機械制御装置の夫々の間に接続された多重チャネル
   ・データ・バスとを備え、上記工作機械制御装置の夫々
   は、上記中央プロセッサから与えられるデータ・インス
   トラクションに応答して上記工作機械の機能を制御する
   ディジタル出力を上記工作機械に与える工具制御ユニッ
   トを少なくとも１つ含み、 該工具制御ユニットは上記中央プロセッサ及び上記工作
   機械制御装置の間の通信の間に上記中央プロセッサから
   与えられるデータを記憶するレジスタ装置と、該レジス
   タ装置の出力に接続されると共に、上記工作機械の少な
   くとも２つの状態を夫々表わす出力信号を発生する装置
   の出力に接続され、上記工作機械の一方の状態を表わす
   上記出力信号の印加に応答して、上記レジスタ装置から
   のデータに応じた上記工作機械の機能を開始させるディ
   ジタル出力を発生し、該ディジタル出力によって開始さ
   れた上記工作機械の機能を上記中央プロセッサ及び上記
   工作機械制御装置の間の通信の終了後に完了させるため
   、上記工作機械の他方の状態を表わす上記出力信号の印
   加に応答して、上記工作機械の機能を完了させるディジ
   タル出力を発生する出力論理装置とを有することを特徴
   とする工作機械制御システム。