JPS58158095A - センス回路 - Google Patents
センス回路Info
- Publication number
- JPS58158095A JPS58158095A JP57041427A JP4142782A JPS58158095A JP S58158095 A JPS58158095 A JP S58158095A JP 57041427 A JP57041427 A JP 57041427A JP 4142782 A JP4142782 A JP 4142782A JP S58158095 A JPS58158095 A JP S58158095A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- turned
- gates
- sense circuit
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体メモリに用いられるセンス回路に関す
る。
る。
いわゆるＥＦＲＯＭなどの半導体メモリの°記憶内容を
読み出すセンス回路としては、従来ＮＭＯ５が用いられ
ている。第１図はこの種の従来のセンス回路を示すもの
であって、ｑｌと９４とはデプレッション型のＮＭＯ５
）ランジスタ、Ｑ２゜Ｑ３ 、Ｑ５．Ｑ６はエンハンス
メント型のＮ ＭＯＳトランジスタであって、ＮＭＯ８
Ｑ１とＱ２はインバータとして接続され、ＮＭＯ５Ｑ２
のゲートはスタンバイ時オフとされるＮ Ｍ ＯＳ Ｑ
６を介して半導体メモリ装置（図示せず）のビットラ
インド接続され、そのビットラインがローレベル（以下
％ Ｌ ｅ という。）かハイレベル（以下１Ｈ＃ ）
であるかにしたがって、ＮＭＯ５Ｑ２がオン９オフする
。
読み出すセンス回路としては、従来ＮＭＯ５が用いられ
ている。第１図はこの種の従来のセンス回路を示すもの
であって、ｑｌと９４とはデプレッション型のＮＭＯ５
）ランジスタ、Ｑ２゜Ｑ３ 、Ｑ５．Ｑ６はエンハンス
メント型のＮ ＭＯＳトランジスタであって、ＮＭＯ８
Ｑ１とＱ２はインバータとして接続され、ＮＭＯ５Ｑ２
のゲートはスタンバイ時オフとされるＮ Ｍ ＯＳ Ｑ
６を介して半導体メモリ装置（図示せず）のビットラ
インド接続され、そのビットラインがローレベル（以下
％ Ｌ ｅ という。）かハイレベル（以下１Ｈ＃ ）
であるかにしたがって、ＮＭＯ５Ｑ２がオン９オフする
。
ＮＭＯ５Ｑ４と９５は増幅用であって、ＮＭＯ５ｑ１と
Ｑ２ の節点Ｎ１がＮＭＯ５Ｑ５のゲートに接続されて
おり、節点Ｎ１の出力信号はＮＭＯ５Ｑ４とｑ５にてな
る増幅用インバータで増幅され端子０ＬＴＴＪこセンス
出力信号が抽出される。
Ｑ２ の節点Ｎ１がＮＭＯ５Ｑ５のゲートに接続されて
おり、節点Ｎ１の出力信号はＮＭＯ５Ｑ４とｑ５にてな
る増幅用インバータで増幅され端子０ＬＴＴＪこセンス
出力信号が抽出される。
上記のような、従来のセンス回路においては、ＮＭＯ３
Ｑ６のゲートにスタンバイ時１Ｈ＃となる信号Ａを印加
して、該ＮＭＯ５Ｑ６をしゃ断することにより、電源ｖ
ｃｃからこのセンス回路を貫通する電流を低減している
が、スタンバイ時にはＮＭＯ８Ｑ２がオン状態であるた
めに、ＮＭＯ５Ｑ１．Ｑ２を通って貫通電流が流れる。
Ｑ６のゲートにスタンバイ時１Ｈ＃となる信号Ａを印加
して、該ＮＭＯ５Ｑ６をしゃ断することにより、電源ｖ
ｃｃからこのセンス回路を貫通する電流を低減している
が、スタンバイ時にはＮＭＯ８Ｑ２がオン状態であるた
めに、ＮＭＯ５Ｑ１．Ｑ２を通って貫通電流が流れる。
それ故、従来のセンス回路に詔いてはスタンバイ時の消
費電流が大となり、所要電源容量の低減化の障害となっ
ていた。
費電流が大となり、所要電源容量の低減化の障害となっ
ていた。
この発明は上述の問題を解決するためになされたもので
あって、スタンバイ時における消費電力を低減できるセ
ンス回路番提供することを目的とするものである。
あって、スタンバイ時における消費電力を低減できるセ
ンス回路番提供することを目的とするものである。
以下にこの発明の一実施例を図面とともに説明する。
第２図において、ＰＭＯ５Ｑｌ２とＮＭＯ５Ｑ１３ は
ソースとドレイン間で接続され、インバータを構成し、
ＰＭＯ５Ｑ□２とＮ Ｍ ＯＳ Ｑ １３のゲートは半
導体メモリ（図示せず）のビットラインに接続される。
ソースとドレイン間で接続され、インバータを構成し、
ＰＭＯ５Ｑ□２とＮ Ｍ ＯＳ Ｑ １３のゲートは半
導体メモリ（図示せず）のビットラインに接続される。
このインバータにはスタンバイ時オフとされるＰＭＯ５
Ｑ１１が直列に接続され、該ＰＭＯ５Ｑｌｌのゲートに
はスタンバイ時′″Ｈ“となる信号Ａが印加される。
Ｑ１１が直列に接続され、該ＰＭＯ５Ｑｌｌのゲートに
はスタンバイ時′″Ｈ“となる信号Ａが印加される。
ンパータであり１両ＭＯ５Ｑ１６とＱｌ７のゲートはＰ
ＭＯ５Ｑ１２とＮｙ ｏ ｓ Ｑ １３のソースとドレ
インの相互接続点、即ち節点Ｎｉｌに接続され、またＰ
ＭＯ８Ｑ、６とＮＭＯ８Ｑ１７のソースとドレインの相
互接続点、即ち節点Ｎ１２からはセンス出力信号が抽出
される。さらにＮＭＯ８Ｑｌ７のソースはビットライン
に接続される。
ＭＯ５Ｑ１２とＮｙ ｏ ｓ Ｑ １３のソースとドレ
インの相互接続点、即ち節点Ｎｉｌに接続され、またＰ
ＭＯ８Ｑ、６とＮＭＯ８Ｑ１７のソースとドレインの相
互接続点、即ち節点Ｎ１２からはセンス出力信号が抽出
される。さらにＮＭＯ８Ｑｌ７のソースはビットライン
に接続される。
ＮＭＯ５Ｑ“１５はアクセス時間短縮用であり。
そのゲートは節点Ｎｉｌ に接続され、またソースはビ
ットラインに接続される。またＮＭＯ５Ｑ１４が節点Ｎ
ｉｌ と基板間に接続され、かつＮＭＯ５Ｑ１４ のゲ
ートにはスタンバイ信号Ａが印加される。
ットラインに接続される。またＮＭＯ５Ｑ１４が節点Ｎ
ｉｌ と基板間に接続され、かつＮＭＯ５Ｑ１４ のゲ
ートにはスタンバイ信号Ａが印加される。
なおＷは書き込み回路である。
上記した各ＭＯ５）ランジスタＱｌｌ ないしＱｌ７
はＰＭＯ５とＮＭＯ５とが適宜組み合わされて、ＣＭ
Ｏ５構造として構成される。
はＰＭＯ５とＮＭＯ５とが適宜組み合わされて、ＣＭ
Ｏ５構造として構成される。
上記の回路において、スタンバイ時にはスタンバイ信号
ＡはＨ′とされ、ＰＭＯ５Ｑ１１ はオフ。
ＡはＨ′とされ、ＰＭＯ５Ｑ１１ はオフ。
Ｎ Ｍ ＯＳ Ｑ １４はオンとされる。ルたがってビ
ットラインの電位如何に拘らず、ＰＭＯ５Ｑｌｌ。
ットラインの電位如何に拘らず、ＰＭＯ５Ｑｌｌ。
Ｑｌ２．ＮＭＯ８Ｑ１３には貫通電流は流れない。
また節点ＮｉｌはゞＬ＃となるので、ＮＭＯ３Ｑ１７は
オフとなり、ＰＭＯ５Ｑｌ６．ＮＭＯ５Ｑ１７とメモリ
トランジスタ（図示せず）を通る電流も流れない。
オフとなり、ＰＭＯ５Ｑｌ６．ＮＭＯ５Ｑ１７とメモリ
トランジスタ（図示せず）を通る電流も流れない。
一方、アクセス時にはスタンバイ信号ＡはゞＬ＃トサレ
、Ｐ Ｍ ＯＳ Ｑ １１ ハオン、ＮＭＯ５Ｑ１４は
オフとなる。そしてビットラインが１Ｌ＃か１Ｈ′かに
よってＱ１２’Ｑ１３はオンとなり、節点Ｎｉｌのレベ
ルも′″Ｌ＃或いは′ＩＨ′となって、この信号はＰＭ
Ｏ８Ｑ１６とＮ Ｍ ＯＳ Ｑ １−ｔにより増幅され
、出力端子ＯＵＴからメモリの状態を表わｆＨ＃か′″
Ｌ′かのセンス出力信号が得られる。
、Ｐ Ｍ ＯＳ Ｑ １１ ハオン、ＮＭＯ５Ｑ１４は
オフとなる。そしてビットラインが１Ｌ＃か１Ｈ′かに
よってＱ１２’Ｑ１３はオンとなり、節点Ｎｉｌのレベ
ルも′″Ｌ＃或いは′ＩＨ′となって、この信号はＰＭ
Ｏ８Ｑ１６とＮ Ｍ ＯＳ Ｑ １−ｔにより増幅され
、出力端子ＯＵＴからメモリの状態を表わｆＨ＃か′″
Ｌ′かのセンス出力信号が得られる。
なおＮＭＯ３Ｑｌ、は節点Ｎｉｌの電位に応じてオン、
またはオフとなり、ビットラインの電位の変動を抑制し
、アクセス時間を短縮する。
またはオフとなり、ビットラインの電位の変動を抑制し
、アクセス時間を短縮する。
なお、書き込み時には、スタンバイ信９Ａは″ＩＨ′ト
サレ、ＰＭＯ８Ｑｌｌ、ＮＭＯ５Ｑｌ５．Ｑｌｌ１；！
オフとなり、ビットラインは電源Ｖｃｃからしゃ断され
、書き込み回路Ｗだけがビットラインに接続される。上
記のように書き込み時には、ＮＭＯ５Ｑ１７ がオフに
なるので、Ｐ Ｍ ＯＳ Ｑ １６のドレインに高電
圧が印加されることがない。したがって、ラッチアップ
の誘因を避けることができる。
サレ、ＰＭＯ８Ｑｌｌ、ＮＭＯ５Ｑｌ５．Ｑｌｌ１；！
オフとなり、ビットラインは電源Ｖｃｃからしゃ断され
、書き込み回路Ｗだけがビットラインに接続される。上
記のように書き込み時には、ＮＭＯ５Ｑ１７ がオフに
なるので、Ｐ Ｍ ＯＳ Ｑ １６のドレインに高電
圧が印加されることがない。したがって、ラッチアップ
の誘因を避けることができる。
以上詳述したように、この発明は半導体メモリ用のセン
ス回路において、センス用のインバータをＣＭＯ５で構
成し、かつこのインバータにスタンバイ信号でオフとさ
れるＭＯＳトランジスタを直列接続したので、極めて簡
単な回路で、センス回路に流れる不要な貫通電流を防止
でき、したがって不要な消費電力を低減し、電源容量の
低減を図ることができる。
ス回路において、センス用のインバータをＣＭＯ５で構
成し、かつこのインバータにスタンバイ信号でオフとさ
れるＭＯＳトランジスタを直列接続したので、極めて簡
単な回路で、センス回路に流れる不要な貫通電流を防止
でき、したがって不要な消費電力を低減し、電源容量の
低減を図ることができる。
第１図は従来のセンス回路の一例を示す回路図、第２図
はこの発明のセンス回路の一実施例を示す回路図である
。 第１図 ヒツト７（７ 手続補正書ω発） 特許庁長官 殿 １、事件の表示 昭和５７年特許願第 ０４１４２７ 号２、発明の
名称 センス回路 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ７、補正の内容 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）明細書５頁１０行〜１１行に「ビットラインが・
・・・・・オンとなり、」とあるを［ビットラインの％
ｒＳ＃か’ ）” カッ信号がＰＭＯ５Ｑ１２、ＮＭＯ
５Ｑ１Ｂにより増幅され、」と補正する。 （３）明細書５頁１８行「により」と「増幅」との間に
「再び」を挿入する。 別紙 特許請求の範囲 （１）ＰＭＯ８）ランジスタとＮＭＯ５）ランジスタを
、ソース−ドレイン間で直列関係に接続してインバータ
を構成するとともに、両ＭＯ５）ランジスタのゲートに
半導体メモリのビットラインの信号を受けるように接続
する一方、上記インバータに直列に、スタンバイ時オフ
、アクセス時オンとされるＭＯＳ）ランジスタを接続し
、かつ上記インバータの両ＭＯ５）ランジスタの共通接
続点にスタンバイ時オン、アクセス時オフとされるＭＯ
Ｓ）ランジスタを接続したことを特徴とするセンス回路
。
はこの発明のセンス回路の一実施例を示す回路図である
。 第１図 ヒツト７（７ 手続補正書ω発） 特許庁長官 殿 １、事件の表示 昭和５７年特許願第 ０４１４２７ 号２、発明の
名称 センス回路 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ７、補正の内容 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）明細書５頁１０行〜１１行に「ビットラインが・
・・・・・オンとなり、」とあるを［ビットラインの％
ｒＳ＃か’ ）” カッ信号がＰＭＯ５Ｑ１２、ＮＭＯ
５Ｑ１Ｂにより増幅され、」と補正する。 （３）明細書５頁１８行「により」と「増幅」との間に
「再び」を挿入する。 別紙 特許請求の範囲 （１）ＰＭＯ８）ランジスタとＮＭＯ５）ランジスタを
、ソース−ドレイン間で直列関係に接続してインバータ
を構成するとともに、両ＭＯ５）ランジスタのゲートに
半導体メモリのビットラインの信号を受けるように接続
する一方、上記インバータに直列に、スタンバイ時オフ
、アクセス時オンとされるＭＯＳ）ランジスタを接続し
、かつ上記インバータの両ＭＯ５）ランジスタの共通接
続点にスタンバイ時オン、アクセス時オフとされるＭＯ
Ｓ）ランジスタを接続したことを特徴とするセンス回路
。
Claims (1)
- （１） ＰＭＯ５）ランジスタとＮＭＯ５）ランジス
タを、ソース−ドレイン間で直列関係に接続してインバ
ータを構成するとともに、両ＭＯＳトランジスタのゲー
トに半導体メモリのビットラインの信号を受けるように
接続する一方、上記インバータに直列に、スタンバイ時
オフとされるＭＯＳトランジスタを接続し、かつ上記イ
ンバータの両ＭＯＳトランジスタの共通接続点にスタン
バイ時オにアクセス時オフとされるＭＯ５）ランジスタ
を接続したことを特徴とするセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041427A JPS58158095A (ja) | 1982-03-15 | 1982-03-15 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041427A JPS58158095A (ja) | 1982-03-15 | 1982-03-15 | センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58158095A true JPS58158095A (ja) | 1983-09-20 |
Family
ID=12608058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57041427A Pending JPS58158095A (ja) | 1982-03-15 | 1982-03-15 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4733112A (en) * | 1985-10-28 | 1988-03-22 | Nec Corporation | Sense amplifier for a semiconductor memory device |
-
1982
- 1982-03-15 JP JP57041427A patent/JPS58158095A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4733112A (en) * | 1985-10-28 | 1988-03-22 | Nec Corporation | Sense amplifier for a semiconductor memory device |
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