JPS58153481A

JPS58153481A - 電子交換機

Info

Publication number: JPS58153481A
Application number: JP3692882A
Authority: JP
Inventors: Yoshibumi Miyazaki; 宮崎　義文; Takeshi Nishiyama; 西山　竹志; Masatake Enami; 江浪　正剛; Hiroshi Onishi; 博大西
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-03-08
Filing date: 1982-03-08
Publication date: 1983-09-12
Also published as: JPH0113793B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本角Ｉｊｌｊｒｉ電子交換−の中でも、＊にマルチプロ
セラｔによ夕遣能分政と負荷分収を行う制御系をＭする
も０Ｋｇ５する０従来、域子交換慎の制御系に４−プロセラｔで貞魂する
場合、加入者回路、トランク回路ａ者回鑵等の端末Ｉｇ
ｌＩａｌｌにＡなるインターフェイスを備え、かっこｎ
ら端末の遮視、制御に蒼く０５６４時間を必要とし、＠
米として比較的高速のプロセッサが必要である。

そこで本発明では力ｑ人者回路、トラフ２回路、仮４画
路等の交換愼に接続さ些る端末の回路にそれぞれプロセ
ッサ〔以ド下位プロセッサと称す〕を付加し、これら下
位プロセラ管を全て同一のインターフェイス４ｋ１４：
で更にと位の接続プロセッサとパスにより接続すること
により、上位の接続グＣ１−にツｔから全て同一の＊理
的インターフェイスから全て同一のｍｍ的インターフェ
イス乗沖で下位プロセッサとデータの授受を行い、ｌ１
１１１１末向路の鳶攪−−婦の人出力６壇が行えるよう
にして、従来の率−プロセッサのものに比べて、Φ下位
プロセッサによる実時間処理の吸収により上位プロセッ
サのｇＩＬ＃をｄ減できる。０上位グｌセツナが全錫末
回路を同一インターフェイス４に件でｗｔ傭−ｍでき、
特定の入力装置の４壇を行わなくて済むため、全く同じ
置場条件のＥ位グ■セツナをさまざまな端末の！＆続処
４に用いることができ、生Ｊｌ性上の利点’ＰＭ＋１の
冗ｊｋ４成がｄ扁である咎の１ｇＭＩ４性七の利点上あ
るものであって、以Ｆ本発明の一実總一を図面に基づい
て１１！明する。

（１）は通話路スイッチで、導入：１！回路（１□、）
〜（ｎ　）、扱４−路（１□）〜（ｎ、、）、　トラン
ク回路（１４，）〜２・（ＩＬ４．）と通話路で接続されており、これらのうち
の任意の通話４４１互をスイッチ制ｎ回路（２）を通じ
て結ぶことができる。この場合、通話路スイッチ７１１
１４回路（２）は通Ｉｔ回路制御プロセッサ（３）よ少
どの通話路とどの通話路を結ぶかの指示が与えられその
通ｍ＊（Ｄ？ＩＩＨｋ行ってい４．　（ａ）ｕ下位共通
パスで、通話路制御プロセッサ（２）と上位接続プロセ
ッサー１１４−とがそれぞれ上位バス通１ｄＩｉ１１制
御回路−一（至）−を介してｉＩＲされてシシ、過ｔｈ
ｉ路制御プロセッサ（Ｊｌ）と上位媛続プロセツｔ（２
）−一とは池の任意の上位接続プロセッサに対して上位
共通バス（４）を介して通丁ｄできるように：　１１１
　、＊されている。１ｊｉＬ、通話？１１ｓプμ竜ツサ
（３）および上位接続プロセラ、す（財）−一が同時に
上位共通パス（４）を使用した場合には、共通パス使用
ｔｌＪ停＆！ｌｉ路（荀により使用４が関停さｎ１同時
には准−のものが上位共通バス（４）を便用して送信で
きるよう構成されている。（１□４）〜”２４）は′ｌ
ＩＣ瀘慎で用人４４Ｍ（１２，）　〜（ｎ２．）Ｋよ＃
）前記加入１回４（１□、）〜”２Ｂ　）にそれぞれ−
統されておシ、加入４１１１１１路（１２，）イｎ２．
）に対するフック被視、ダイアル計数、各櫨キー、Ｌｊ
ＣＤ等の入出力５６塩や実啼関性の蝦しい処理はそれぞ
れの加入者制御プロセッサ（１２５）〜（ｎ２５）ＦＣ
より行われる。　（１，６）〜ｒ”ｓｉ）はｍ考事で、
前記虚者回路（１５１８）〜”ｓａ＞とそれぞれ扱者纏
（１３□）〜（Ｉｎ、、）ＶＣよって接続されておシ、
適者回路（１ｓ、）〜（ｎｓ、）に対する各種キー、Ｌ
ＩＤ　、ディスプレイ等の入出力処理や実＊　ｔ４性の
厳しい処理は遺書［＃プロセッサ（１，、）　〜（ｎ、
５）によシ行われるｇｈ　（１４ｙ）”””４７）は４
＃Ｉで、前記トランク１８１１６（１４，）　〜（ｎ４
．）に送出などの入出力処理などの入出力逃壇ヤ実時間
性の厳しい逃壇はトランク制御プロセツｔ（１４ｓ）〜
”４５）により行われる。＠＠−は下位共通バスで、前
記加入者制御プロセッサ（１□、）〜”２！Ｉ）はそれ
ぞれ下位共通パス通信１１１Ｉ＃−路（１２４’〜（”
２４）を介しテｙ位共通パス（至）に接続され、Ｔｉ共
通バスに）は更に下位共通バス通ｌｌｌ１１４１＃回路
に）を介して前記上位接続グロセツナ四へ一統されて、
上位接続プロセッサ（２）と任意の環人ｔｍ御プロセッ
サ（１□、）〜（ｎ２．）トの間でデータの送受信を行
えるよう構成されている。ｔた盪４ＦｉｌｌＩＩＩ御プ
ロセッサ（１５５）　〜（ｎ！＄５）はそれぞれ下位共
通バス通信制御回路（１，４）〜（ｎ、４）を介して下
位共通パス■にＩ！［され、下位共通パス（至）は更に
下位共通パス通１１制＃回路に）を介して上位接続プロ
セッサ優りへ接続されて、上位接続プロセッサーと、任
意の扱者−両プロセッサ（１，、）〜”！５ｇ）との間
でデータの送受信が行えるよう構成されている。

トランクＩＩ制御プロセｙ　＋　（１４，）　〜（ｎ４
５）はそれぞれ下位共通バス通信ｍｎ鑓略（１４４）〜
（ｎ４４）を介して下位共通パス−に接続され、下位共
通パス−は５１Ｅに下位共通パス通膚ｔｌ１ｍｄ路−を
介して上位接続プロセッサーへ接続されて、上位ＩＩ続
プロセッサ四と任、ｔ　ノ）　９　；ｙ−ｌ　ｆｉｌｌ
　ｉｌフａ　＊　ｙ　？　（１４５）　〜（ｎ４５）と
の関でデータの送受信が行えるよう構成されている。

上記のような構成において、加入４ｉ鑓路（１□、）〜
（ｎ２６）　、　扱Ｊｔ回Ｍ（１５，）　〜（ｎ、８）
　、　）　？　ンク＠４（１４，）　〜”４Ｂ）からの
人力信号を卯人者制御プロセツナ（１□、）〜（”２５
）　＋扱者制御プロセラ？　（１，、）〜（ｎ、、）　
、　）ランクｍ御グｐセッサ（１４，）〜”４１Ｇ）の
Ｆ位プロセツナでそれぞれ検出し、各下位プロセッサが
それぞれ下位共通パス＠＠−を介して上位接続プルセラ
ｔ（２）φ心−へ構出情報を送１言し、これを受信し丸
上位壷続プロセッサ（ロ）ｎ（ロ）はそのメモリー路＠
−一に記憶された該当４本回路の呼接続状−を銃み出し
て仄の５６理ｔｆｌ＃Ｌ、上位共通バス（４）を使用し
て通話路制御プロセッサ（３）へデータを送信してトー
ントランク（６）から出ているｆをトーン供給ｄ　（７
）と通話路スイッチ（１）をブトして加入者回路（１□
８）〜（−６）。

ａｌｍｉｌ（１，、）　〜（ｎ、８）　、　）ランクｖ
Ａ　ｍ　（１４，）　〜（ｎ４．）へ供給したり、任意
の端末回路と任意のｊａｌｌ末−路間の通話路【形成し
たね、あるいは―Ｏ上上位グロノツナデータを送信する
。このデータ倉受傅し九′　Ｅ位プロセッサはその下位
共通パスにつながる下位プロセッサが監視している端末
−路の呼状璽をそのメモリＬｉ２１ＩＩＩ！より纜み出
して久に行うべき逃虐倉樗所し、下位共通バスを介して
のデータの送受僅によ抄咳当遥末のＬＡＤ、ディスプレ
イ、ｔなどの制御を行つ九り、合び憧の上位プロセッサ
へデータを送信するなどの処理を行う、このような各プ
ロセッサの錫場により呼ａ＃！が行われるが、各谷の上
位ＩＩ続プロセツナにその配下の端末の呼状−を記憶し
、端末間のｌＩ続では該尚端末の上位接続プロセッサ間
のデータのやりとりにより処理が行われるところに脅黴
がある。

なお、上記実施例では下位共通バスに同種の下位プロセ
ッサが［４されたが、同一下位共通パスｖｃＡなる種別
の下位プロセッサを接続すること一可禰である。また、
上位接続プロセッサがそれぞれ１台ずつであったが、こ
れも４Ｉａ甘に拡彊することができる。爽に、下位プロ
セッサとして加入４−路、１ｌＪｉｄ略、トランク回路
を挙げて説明し九が、その辿のデータ４末鍔の４木−路
用のＦ位プロセツナを付加することもできる。

以上ｉｄ！嘴のように本発明の電子交換優によると、回
路の少なくとも一一末回路に対し人出力感−用プロセッ
サを設けると共に＃Ｊ記同系の１あるいはａａｔｍのプ
ロセッサに対し呼接続用メモリを有する接続プロセッサ
およびこの接続プロセッサ間を接続するバス回路金膜け
、かつこのバス回路に接続され通話路スイッチをＩｗ御
して発呼、被呼端末回路相互を結合させる通話路ＷＮｌ
ｌｌプロセッサを設けたため、次のような効果を奏する
。

０　下位プロセッサ間で端末回路の入出力逃場を全て＠
、収し、全下位プロセッサを同一の下位＃Ｃ通パスイ／
タフェイスとすることにより、を位価続グロ七ツすに全
て同一のものを使用できる。そのため上位接続プ四セツ
ナのト１冗艮化が容易である。′また貞造上のメリット
がある。

Ｏ上位［４プロセツｔｔ−付庫することにより更に多く
の端末を接続でき、ビルディング・ブロックが町−であ
る。

０　下位プロセッサ間でさまざまな端末の多禰性を被収
でき、同−上位ｉ１続プロセッサを用いながら植々の端
末を付加Ｃきる。

Ｏ＊峙関波の處しφ処理をＦ位プロセッサで液収する丸
め、上位プロセッサの５６壇艷力が向上する。

【図面の簡単な説明】

＋１１ｔｓｄ本発明の電子交員機の一実施例の構成図を
示す。（１）・・・通−路スイッチ、（３）・・・通話路制御
プロセラす、（４）・・・上位共通パス、＠＠−・・・
１位接続プロ七ツナ、＠ｇ４−・・・下位共通パス通１
−制御回路、磐（至）−・・・下位共通バス、ｇ４Ｊ４
ｍ・・・メモリ回路、（１□４）〜”ｚｎ）、’１ｉ４
）　〜”ｉ４）＋（ｌｕ）　〜（ｎ４４）　””下位共
通パス通信―＃−路、（１□、）〜”２５）・・・膚人
者制御プロセッサ、（１ｚ４）　〜（ｎｚｂ　）　”−
４７債、（１２，）　〜（ｎ２．）　・・・加入ｔｔｍ
路、（１，５）　〜（ｎ、５）−＊　４　ｍ　ｉｌｌｕ
　−ｋ　ツサ、（ｉ、６）””　（ｎｓａ）１１１１、
（１、、）　〜（ｎ、５１）−４４回路、（１４５）　
〜”４５）・・・トランク制御プロセッサ、（１４，）
〜”４８）・・・トランク−唾代通人　　　森　　本　　−弘

Claims

【特許請求の範囲】

１　加入者１ｇ１４、トラフ２回路、扱者回路等同系の
端末回路の少なくとも一端末回＠に対し入出力感通用プ
ロセッサを設けると共に前記同系の１あるいは複数個の
プロセッサに対し呼接続用メモリを有する接続プロセッ
サおよびこの接続プロセッサ閣を接続するノ（ス１ｇ１
ｍ１を設け、かつこのバス回４に：接続され通−路スイ
ッチを制御して発呼、被呼４末回路相互を結合させる通
話Ｉｌ！ｍｓプロセッサを設けた一子交遺儀。