JPS58151671A - パタ−ン作成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は任意図形にハツチング等の任意模様パターンを
高速に１．込むことのできる・ぐターン作成装置に関す
る。

〔発明の技術的背景〕

図形処理において、作成された任意図形・千ターンにハ
ツチングを付すことが良く行われる。

この場合、従来一般に次のようにして行われている。即
ち、第１の・卆ターンメモリに書込むべくハツチング等
の任意の模様・ぐターンを登録し、第２の・母ターンメ
モリに描かれた任意図形の・ぐターンデータをスライス
ライン上で１ドツトずつチェックして、上記任意図形の
内側を検出する。そして、この内側領域のアドレスに対
応する第１の２４ターンメモリ上のアドレスを計算して
その位置の模様パターンデータを第２のノ＋ターンメモ
リに順次書込むことによってハツチング処理を行ってい
る。

〔背景技術の問題点〕

ところが、このようなハツチング処理は、図形／ｆター
ンの１ドツトずつをチェックして行すれる為に、アドレ
ス計算やその他に極めて多大な時間を要する。しかも模
様ノ４ターンの繋がシ関係については全く考慮されてい
ない為、任意模様のパターンを図形に書込むことができ
ないと云う不具合があった。

〔発明の目的〕

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、任意の図形ｉ４ターンに対して
任意の模様・そターンを簡易に且つ高速に書込むことの
できる実用性の高いノ４ターン作成装置を提供すること
にある。

〔発明の概要〕 本発明はハツチング処理して書込もうとする任意の模様
ｉ４ターンを第１のパターンメモリに登録し、上記模様
パターンを第２の・ぐターンメモリに描かれた任意の図
形パターンに対してそのハツチング開始点から上記図形
パターンの枠内を順次複数ドツト単位に順次サーチし乍
ら書込むようにしたもので、特に図形ノｊターンの突起
部分については、ハツチング未処理の指示情報をスタッ
クメモリに記憶し、上述した一連のハツチング処理が終
了したのち上記スタックメモリを読出して任意模様の未
書込み部分に模様パターンの書込み処理を行わしめるよ
うにしたものである。

〔発明の効果〕

従って本発明によれば、図形・臂ターンに対して複数ド
ツト単位で高速に、且つ簡易に模様・やターンの書込み
を行うことができる。しかも任意の模様パターンを関連
性をもだせてノ１ソチング処理することができる等の絶
大なる効果を奏する。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例につき説明する
。

第１図は実施例装置の概略構成図であシ、第２図（、）
　（ｂ）はその動作を説明する為の図である。

本装置は任意の模様ノｊり〜ンが登録される第１のパタ
ーンメモリ１と、この第１のパターンメモリ１の複数倍
の記憶容量を有し、任意の図形パターンが描かれる画素
バッファメモリとしての第２のノ’？ターンメモリ２と
、これらの第１および第２のパターンメモリ１，２間の
ノ４ターンデータの書込みを制御する制御装置３とによ
シ構成される。しかしして制御装置３は、第２のパター
ンメモリ２に描かれた例えば第２図（、）に示す・千タ
ーン図形の外周ラインをチェックし、その内側に第１の
・ぐターンメモリ１に登録された模様パターンのデータ
を順次転送して書込むものである。尚、第１のノ母ター
ンメモリ１には、例えば第２図（ｂ）に示すように斜線
／％ラッチングターンが登録される。また上記制御装置
３は、５− 上記任意図形パターンの外周ラインをチェックして第１
および第２のパターンメモリ１，２のアクセスアドレス
をそれぞれ指定制御して・やターンデータの書込みを繰
返して行うものであるが、後述するハツチング未処理の
指示情報を格納するスタックメモリ（図示せず）を備え
ている。

さて、このように構成された本装置では、次のようにし
て第２のパターンメモリ２に描かれた図形パターンの外
周ラインチェックと、第１のノ９ターンメモリ１に登録
されたノ・ツチング模様ノｆターンの第２のノリーンメ
モリ２への書込みが行われる。先ず制御装置３に第２の
・ヤターンメモリ２上におけるノ・ソチング対象領域の
図形ノ４ターンの閉曲線０を含むエリアデータ（ａｔｂ
）と、エリアの開始アドレス（ｘｌｐＸｂ）が設定され
、同時に上記図形・ぐターンに対する模様ｉ？ターンの
書込み開始位置２１点のアドレス（Ｘｔ、ｙｔ）が設定
される。

制御装置３は、上記ノ・ツチング開始アドレス６− Ｐ、点を含むスライス方向に連続した複数ビット、例え
ばＸアドレス方向に８ドツト分を一単位（１バイト）と
して、第２のノでターンメモリ２に描かれたパターンデ
ータを読出している。

そして、そのデータがａｌｌ”０”であるか否かをチェ
ックしている。このチェックによりａｌｌ゛０”が検出
されたとき、第２図中左方向に上記アドレスを変化させ
て、次の１バイトのデータを読出し、同様にチェックし
、これをバイト単位で順次繰返す。そして、そのチェッ
クにおいて読出されたパターンデータがＮＯＮ　”　０
”となったとき、そのバイトにおけるＡ’ターンデータ
を１ドツトずつ右側よりサーチし、最初に７９ターンデ
ータが１′”となるアドレス（左端アドレス）Ｐｚ点を
見出す。そして、とのＰ、点のアドレスデータな制御装
置３内部の左端アドレスレジスタにセットする。しかる
のち、上記Ｐ２点位置から１ドツト単位で右方向に１？
ターンデータを読出し、そのバイト内でツマターンデー
タが”１”となる点までサーチする。そして、上記１バ
イト内に上記＠１”なるｉ＋ターンデータが検出されな
かった場合には、その点を含んだＸ軸方向のバイトアド
レスおよびＹ軸方向スライスアドレスに対応した模様ノ
４ターンデータを第１のパターンメモリ１よｐ読出す。

そして、その模様ノ４ターンデータを前記２２点よシ左
側を除いて第２のパターンメモリ２に書込む。

しかるのち、第２のパターンメモリ２からのパターンデ
ータの読出しを１バイト単位で右方向に行い、その読出
されたバイトのデータがａｌｌ　”　Ｏ”であるか否か
を検出する。そして、データがａｌｌ　＠Ｏ”のとき、
第１の７２ターンメモリ１に登録された模様パターンデ
ータを１・ぐイト革位で第２のパターンメモリ２にｔ込
ｔｒ。

上記バイト単位でのデータチェックによりＮＯＮ”０”
が見出されたとき、そのバイトについて左側よシ順に１
ドツトずつノ４ターンデータが１”であるか否かをチェ
ックする。そしてｉ４’ターンデータが１１”である点
Ｐｓのアドレス（右端アドレス）を右端アドレスレジス
タにセットし、そのアドレスに対応する第１のパターン
メモリ１上の・母ターンデータを読出して、上記２８点
より右側のデータを除いて第２のパターンメモリ２に書
込む。

次に上記２３点より上側に図形・母ターンの外周ライン
が続く場合、上記チェックを行ったＹ軸方向のスライス
アドレスに（−１）を加えてそのアドレス値をデクリメ
ントし、スライスラインを１ライン上に設定する。そし
てこのスライスラインにおける先に登録された左端アド
レス（Ｘ軸方向アドレス）を含む１バイトのパターンデ
ータを読出し、左端アドレスに（＋１）を加えてなる点
のデータをチェックする。そして、そのデータが“１”
であるときには、右側に１ドツトずつチェックし、デー
タ″′０″ヲ見出すまでサーチする。このサーチによシ
、上記読出された１バイト中に′Ｏ”が見出されなかっ
た場合には、Ｘバイトアドレスに（＋１）を加えて次の
バイトのｉ４ターンデータを読出し、ａｌｌ“１”か否
かのチェックを行い、前記外周９− ラインの切目を見出す。このチェックによりＮＯＮ”１
”を検出したとき、そのバイトについて左側よシ１ドツ
ト単位でそのデータが′０”であるか否かをチェックす
る。このチェックによシ最初に見出された′０”データ
位置の１ドツト前のアドレスを、そのスライスラインに
おける新たな左端アドレスとしてレジスタに収納する。

一方、前記２３点の上のスライスラインにおけるアドレ
ス（ｐ、＋ｔ）のデータが１０”である場合、そのバイ
ト内を右側より１ドツト率位でチェックし、データ″１
”のアドレスをｘ出する。この１バイトにおいて６１”
なるデータが見出されないときには、Ｘバイトアドレス
を（−１）して次の１バイトのデータを読出し、ａｌｌ
　’　Ｏ”のチェックを行う。そして、ＮＯＮ″０″の
バイトにおいて、その右側より１ドツト巣位でデータチ
ェックを行い、最初にデータ”１”となる点のアドレス
を一時的に待避レジスタに格納する。この状態でＹ軸方
向スライスアドレ１０− スを（＋１）して最初のスライスラインに戻し、前記レ
ジスタに登録された左端アドレスに１ドツト加えてなる
位置のパターンデータを読出ず。

このパターンデータが０″である場合、図形パターンの
外周ラインが下向きに突出した形状であると看做し得る
。そこでこの場合には、パターンデータを左方向にサー
チし、データ”１”を見出して、そのアドレスを未処理
の左端アドレスとしてスタックに登録する。しかるのち
、右方向に２４ターンデータをサーチし、データ”１”
を見出したアドレスのデータを上記未処理の右端アドレ
スとして前記スタックに登録する。このスタックに登録
されたアドレスによって下向きのハツチングに対する未
処理の指示情報が示されることになる。

その後、パターンデータを右向きに、前記レジスタに格
納された左端アドレスまでサーチし、ノ（ターンデータ
′″０”の存在を検出する。このサーチによって見出さ
れる′０”データのアドレスの１ドツト前を新たに未処
理左端アドレスとして、スタックに登録し、次にパター
ンデータを右向きに前記レジスタに登録された左端アド
レス志願にサーチする。このサーチによシ最初に見出さ
れるパターンデータ″１”のアドレスを上記未処理のア
ドレスとして前記スタックメモリに登録する。

このような未処理のアドレスチェック、つまり図形・母
ターンの突部の検出を、前記レジスタに登録された左端
アドレスに等しくなる迄繰返して行う。尚、同様にして
前記したデータが“１”の場合には、右方向へのサーチ
を行って、そのチェックを行う。

しかして、これらのチェックが修了したとき、前記待避
レジスタに格納したアドレスデータを左端アドレスレジ
スタに収納する。

次にレジスタに格納された左端アドレスデータを読出し
、Ｙ軸方向のスライス・アドレスを（−１）してその１
バイトのパターンデータを読出す。この１バイトの７９
ターンデータを右方向に１ドツト単位で′１”であるか
否かをチェックし、この１バイト内にデータ６１”なる
ノそターンが存在しないときには、そのアドレスに対応
する模様パターンデータを第１のパターンメモリ１よシ
読出し、これを上記左端アドレスのドツトアドレス以前
のものを除去して第２のパターンメモリ２に書込む。し
かるのち、右方向へバイト単位でサーチし、右端アドレ
スに達する以前にＮＯＮ″′０”となるドツト位置まで
パターンデータを読出す。そして１ドツトのＡ？ターン
データがａｌｌ”ｏ”のとき、前記第１のパターンメモ
リ１から読出される模様・（ターンデータを１バイト単
位で直接書込んでいく。またＮＯＮ“０”である１バイ
トについては、その左側より１ドツト単位でパターンデ
ータをサーチし、最初に見出される″１′”データのア
ドレス（右端アドレス）を待避レジスタに格納する。

同時にそのアドレス以降の内容を除いて、模様ノ平ター
ンデータを第２のノ量ターンメモリ２に書込む。

このようなチェックを更に行い、＠０″デー１３− タを見出したとき、そのアドレスの１ドツト前のアドレ
スを左端アドレス、更に次に検出される１１”データア
ドレスを右端アドレスとして、これらを未処理指示の情
報としてスタックに登録する。これを、右端アドレスレ
ジスタに登録された右端アドレスの１ドツト前のアドレ
スに等しくなる迄、繰返して行う。しかるのち、この処
理を終了して前記待避レジスタに格納したアドレス・デ
ータを、右端アドレスレジスタに格納する。

以下、同様にしてＹ軸方向のスライスアドレスを順次（
−１）Ｌながら、繰返し処理を実行する。そして、その
終了はサーチ中のアドレスが、レジスタに登録された右
端アドレスに等しくなるか、あるいはそれを越えたこと
を検出して確定される。

尚、上記した上向きのハツチング処理において、左端ア
ドレス値が減少した場合、上記ハツチング未処理の方向
は下向きとなる。また右端アドレスが減少する場合ハツ
チング未処理の方１４− 向は上向きであシ、これが増加したときには下向きに変
る。

しかるのち、上向きのハツチング処理が終了したとき、
初期の左端および右端アドレス、更にはハツチング開始
のＹ軸方向スライスアドレスを設定し直したのち、同様
にチェックして下向きのハツチング処理が行われる。こ
の場合、Ｙ軸方向のスライスアドレスの（±１）処理を
前述した上向きのハツチング処理時と逆に設定すればよ
い。そして、サーチ中のアドレスがレジスタに格納され
た右端アドレスに等しいか、あるいはこれを越えたとき
、下方向ハツチング処理の終了とすればよい。この下向
きの処理において、左端アドレスが減少するときのハツ
チング未処理の方向は上向きとなシ、右端アドレスが減
少した場合には未処理方向か下向き、増加した場合には
上向きとなる。

以上のようにして、図形パターンに対する上向べおよび
下向きのバイト単位でのハツチング処理が終了したのち
には、前記スタックメモリに登録されたハツチング未処
理の情報に従って上記図形・母ターンの突部未処理の部
分について（７）　ハツチング処理が行われる。つまり
、スタックに登録された左端アドレスおよび右端アドレ
スを読み出して、同様にしてハツチング処理が行われる
。このとき、そのスライスアドレスと、左端および右端
アドレスとを、スタック内に登録されたアドレスと比較
し、スタックに格納されたものがあるときには、これを
上記ハンチング処理に従って順次削除していくようにす
れば、二重の・・ソチング処理が効果的に防止される。

尚、この突起部分の未処理ハツチング部分に対してハツ
チング処理を行っている際に、更に細かい突起部が検出
されたときには、これについても同様なスタック処理を
行うようにすればよい。丑だ上向きおよび下向きのハツ
チング処理は、その方向を揃えて統一的に行うようにす
ることが望ましい。そして、スタックに登録された未処
理の情報が全て無くなったとき、図形ノｆターンの全て
に対するハツチング処理が完了することになる。

かくして上記の如く構成され、第１および第２のノ母タ
ーンメモリ１，２間のデータ転送を行う本装置によれば
、第１のパターンメモリ１に所望とする任意の模様パタ
ーンを登録するだけで、これを繰返し用いて第２のパタ
ーンメモリ２に描かれた図形をハツチング処理すること
ができる。しかも第２のｉ４ターンメモリ２に描かれた
任意図形ノ４ターンの外周ラインをチェックし乍ら、数
ドツト単位で模様／４’ターンを書込みハツチング処理
を行うので、簡易に且つ高速に処理できる。更にスタッ
クにハツチング未処理の情報を登録しながらハツチング
処理するので、任意のあらゆる図形パターンについて効
果的にハツチング処理を行うことが可能である。また第
１のパターンメモリ１に登録する模様パターンを書換え
るだけで図形パターンに７・ツチングする模様パターン
を簡易に変更することができる等の絶大なる効果を奏す
る。

尚、本発明は上記実施例に限定されるもので１７− はない。実施例では図形ツクターンの外周ラインを閉曲
線として与えたが、単なる直線や曲線が描かれたもので
あってもよい。この場合、外周ラインを優先的にチェッ
クしたのち、外周が見出せないときにそのエリアサイズ
までハツチング処理を行うように制御されるので、外周
の制限がなくてもよい。また２重ハツチングが防止され
るので、例えばドーナツ状のハツチング処理も高速に行
うことができる。また第１および第２のパターンメモリ
の記憶容量や、外周チェックのビット数は適宜定めれば
よい。また未処理指示のスタックの容量も仕様に応じて
定めればよい。要するに本発明は、その要旨を逸脱しな
い範囲で種々変形して実施することができる。

【図面の簡単な説明】

第１図は本発明の一実施例装置の概略構成図、第２図は
実施例装置の動作を説明する為の図である。 １・・・第１のノやターンメモリ、２・・・第２のノ卆
ターンメモリ、３・・・制御装置。

Claims (1)

【特許請求の範囲】
1. 任意の模様パターンデータが書込まれる第１のノやター
   ンメモリと、この第１のパターンメモリの複数倍の記憶
   容量を有する第２の・母ターンメモリと、この第２のパ
   ターンメモリに描かれた任意図形パターンに前記第１の
   パターンメモリに書込まれた模様パターンデータを書込
   む書込み制御装置とを備えた・千ターン作成装置におい
   て、上記書込み制御装置は前記第２のパターンメモリに
   描かれた任意図形パターンのデータを模様・母ターンデ
   ータ書込み開始アドレスからスライス方向に複数ドツト
   ずつ読出して各スライスラインにおける任意図形の両端
   アドレスを順次検出すると共に、上記両端アドレス間に
   存在する前記任意図形の突起部を検出してその突起部位
   置を示する前記模様パターン書込みの未処理指示情報を
   スタックメモリに登録し、前記突起部のないスライス上
   の前記両端アドレス間に複数ドツトずつ模様パターンを
   書込んだのち、前記スタックメモリに格納された未処理
   指示情報に従って順次未処理部分に対して模様・ぐター
   ンの書込みを行うことを特徴とするパターン作成装置。