JPS5814568A - 薄膜トランジスタマトリツクスアレイの製造方法 - Google Patents
薄膜トランジスタマトリツクスアレイの製造方法Info
- Publication number
- JPS5814568A JPS5814568A JP56111892A JP11189281A JPS5814568A JP S5814568 A JPS5814568 A JP S5814568A JP 56111892 A JP56111892 A JP 56111892A JP 11189281 A JP11189281 A JP 11189281A JP S5814568 A JPS5814568 A JP S5814568A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- forming
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 12
- 239000011159 matrix material Substances 0.000 title claims description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000012212 insulator Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000001259 photo etching Methods 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 210000004709 eyebrow Anatomy 0.000 claims 1
- 239000011521 glass Substances 0.000 abstract description 7
- 238000003475 lamination Methods 0.000 abstract 3
- 230000005540 biological transmission Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 41
- 239000011229 interlayer Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- 206010011732 Cyst Diseases 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は大屋ディスプレイパネルの駆！ＩＩＩＫ用いら
れるガラス基板上に形成する薄膜トランジスタマトリッ
クスアレイの製造方法に係る。
れるガラス基板上に形成する薄膜トランジスタマトリッ
クスアレイの製造方法に係る。
ディスプレイパネルの駆動に用いられる薄膜トランジス
タマトリックスプレイ（以下ＴＰＴマトリックスアレイ
と称する）は個々の素子Ｋｆｌ１号を与えるゲートパス
、動作層となる絶縁物層／＃Ｐ４体層−１個々の素子に
電源を供給するソースパス、およびドレイン電極等から
構成されているが、個々の素子分離のためゲートパスお
よびソースパス間に絶縁材よりなる眉間絶縁層が設けら
れている。
タマトリックスプレイ（以下ＴＰＴマトリックスアレイ
と称する）は個々の素子Ｋｆｌ１号を与えるゲートパス
、動作層となる絶縁物層／＃Ｐ４体層−１個々の素子に
電源を供給するソースパス、およびドレイン電極等から
構成されているが、個々の素子分離のためゲートパスお
よびソースパス間に絶縁材よりなる眉間絶縁層が設けら
れている。
ｔたソースパス、ゲートパス、ドレイン等の電極類は、
上部からそれが見えないことがｉｉｔ ｔ、＜金属酸化
物等の透明導電膜よ口なっている。
上部からそれが見えないことがｉｉｔ ｔ、＜金属酸化
物等の透明導電膜よ口なっている。
従来、この眉間絶縁層は、光感レジスト、真空蒸着法に
よるリフトオフ法を用いて形成されて＾たが、この方法
によるとレジストを露光する−の位置合わせのづｎＫ（
シナでに形成されている絶縁体／＃Ｐ導体部とに間隙あ
るーは段差が生じるためｔそれらの上に形成する電極と
下部ゲートパスとのシ冒−トならびにそれ１体の断−１
高低抵抗が生じ歩留を大きく悪化させてＶ％た・第１図
に従来の薄属トランジスメの製造１楊を第１図４−〜（
轟）に示す。
よるリフトオフ法を用いて形成されて＾たが、この方法
によるとレジストを露光する−の位置合わせのづｎＫ（
シナでに形成されている絶縁体／＃Ｐ導体部とに間隙あ
るーは段差が生じるためｔそれらの上に形成する電極と
下部ゲートパスとのシ冒−トならびにそれ１体の断−１
高低抵抗が生じ歩留を大きく悪化させてＶ％た・第１図
に従来の薄属トランジスメの製造１楊を第１図４−〜（
轟）に示す。
ガラス基板ｌ上に透明電極Ｓを形ｇ後、励作層となるＩ
ｌ！３ｋｌｋ物層８及び半導層８４を一〜幻のように形
成し、次ｉでｌｄ）に示す如くホトエツチングにより絶
縁物ノー８、半導体層４のパター或ングを行う０次いで
１１）に示す如く基板よにレジスト層５を形成し、マス
ク６を位置合せ後、光７ｔ−照射し、パターニングする
・しかし、このマスクの位置合せかｌりの如く正確に行
われない場合には、（ｆｊのようなパターニングが行な
われる・ 次いで層間絶縁ノー８を（−のように形成後リフトオフ
した場合、（Ｈに示す如く凹或は凸の欠陥部９が生ずる
ため（轟）のようにその上に形成する電極ＩＱの断朦或
いは下部の透明電極とシ１−ト等が生ずる問題点を有し
ていた。
ｌ！３ｋｌｋ物層８及び半導層８４を一〜幻のように形
成し、次ｉでｌｄ）に示す如くホトエツチングにより絶
縁物ノー８、半導体層４のパター或ングを行う０次いで
１１）に示す如く基板よにレジスト層５を形成し、マス
ク６を位置合せ後、光７ｔ−照射し、パターニングする
・しかし、このマスクの位置合せかｌりの如く正確に行
われない場合には、（ｆｊのようなパターニングが行な
われる・ 次いで層間絶縁ノー８を（−のように形成後リフトオフ
した場合、（Ｈに示す如く凹或は凸の欠陥部９が生ずる
ため（轟）のようにその上に形成する電極ＩＱの断朦或
いは下部の透明電極とシ１−ト等が生ずる問題点を有し
ていた。
本発明は上述の点に鑑みなさｎたもので、すでに形成さ
れて−る絶縁体／半導体のパターンを用ｉることにより
、この間隙あるいは段差を無くし配線電極とゲートパス
とめシ１−トならびに断−１高抵抗化を防止したＴＰＴ
マトリックスアレイの製造法を提供することにある。
れて−る絶縁体／半導体のパターンを用ｉることにより
、この間隙あるいは段差を無くし配線電極とゲートパス
とめシ１−トならびに断−１高抵抗化を防止したＴＰＴ
マトリックスアレイの製造法を提供することにある。
透明基板上に透明電極を形成する工程、該ｊＩｉｉ破上
に絶縁体層及び半導体層を形成した後フォトエツチング
で動作層を残してパターニングする工程、該基板上にレ
ジスト層を形成し、基板層ｒＭＩｌｉｌより光も照射し
ｇ元後現潅して該半導体層上にレジスト層を残す工程、
ａｊｉｉ板上に層間絶縁層を形ｂＪｔ後リフトオフする
工程、該基板に上部電極を形成する工程を有することｔ
−特徴とする薄膜トランジスタマトリックスアレイの製
造方法により２！成さｎる・ 即ち、本発明は、薄膜トランジスタに用−られる半導体
薄膜の多くが、フォトレジストが感光する紫外縁を透過
させな―ことを利用して、すて１Ｃ形成され７ｔＪｌ１
１作層となるパターニングさｆした絶縁体／半導体部の
裏面からレジストを露光することによりて層間絶縁層を
形成する部分との位置ずれを無くすようにし九４のであ
る。
に絶縁体層及び半導体層を形成した後フォトエツチング
で動作層を残してパターニングする工程、該基板上にレ
ジスト層を形成し、基板層ｒＭＩｌｉｌより光も照射し
ｇ元後現潅して該半導体層上にレジスト層を残す工程、
ａｊｉｉ板上に層間絶縁層を形ｂＪｔ後リフトオフする
工程、該基板に上部電極を形成する工程を有することｔ
−特徴とする薄膜トランジスタマトリックスアレイの製
造方法により２！成さｎる・ 即ち、本発明は、薄膜トランジスタに用−られる半導体
薄膜の多くが、フォトレジストが感光する紫外縁を透過
させな―ことを利用して、すて１Ｃ形成され７ｔＪｌ１
１作層となるパターニングさｆした絶縁体／半導体部の
裏面からレジストを露光することによりて層間絶縁層を
形成する部分との位置ずれを無くすようにし九４のであ
る。
以下本発明を図を参照して説明する。
第Ｓ図（ａ）〜（ｉｌは本発明の薄膜トランジスタマト
リックスアレイの製造方ｆＲｔ−示す図でＴｏす、麟１
図と異なるのは＃ＩＳ図（・Ｉ工程で動作層８．４をパ
ターニングした基板上にレジスト層５形成後、基板ｌの
裏ｒｆＪ１１から光を畔射し、基板上の半導体層４をマ
スクにし、シストの露光を行うものである。
リックスアレイの製造方ｆＲｔ−示す図でＴｏす、麟１
図と異なるのは＃ＩＳ図（・Ｉ工程で動作層８．４をパ
ターニングした基板上にレジスト層５形成後、基板ｌの
裏ｒｆＪ１１から光を畔射し、基板上の半導体層４をマ
スクにし、シストの露光を行うものである。
従ってマスク位置合せを行うことなくセルファラインで
精度良く素子分離絶縁層を形成できるもの図である。
精度良く素子分離絶縁層を形成できるもの図である。
図において、Ｓはゲートバー、１０はンースバ７．１１
はドレイン、８は絶縁体、４は半導体層、８＃ｉ層間絶
縁層、ｌはガラス基板、７は紫外光である。
はドレイン、８は絶縁体、４は半導体層、８＃ｉ層間絶
縁層、ｌはガラス基板、７は紫外光である。
本発明を従来技術の相違を図２に示した工程の一例をも
って説明する。
って説明する。
従来のもやではレジスト塗布後の位置合わせのずれによ
り図ＩＫ示し九４と５の間に間隙るるいは段差１生ゝ・
そ１ら０上−成する３と１？間のシ曹−トあるいは８自
体の断ｌ１１ｉ１び高抵抗化が生じ歩留を大きく悪化さ
せていた〇 本発明ではレジスト塗布後、ガラス基板１の裏面から紫
外光７を照射することにより、絶縁体／牛導体層以外の
部分は全てｇ元させる。
り図ＩＫ示し九４と５の間に間隙るるいは段差１生ゝ・
そ１ら０上−成する３と１？間のシ曹−トあるいは８自
体の断ｌ１１ｉ１び高抵抗化が生じ歩留を大きく悪化さ
せていた〇 本発明ではレジスト塗布後、ガラス基板１の裏面から紫
外光７を照射することにより、絶縁体／牛導体層以外の
部分は全てｇ元させる。
次にこれらの上に層間絶縁層８を絶縁物ノー８と半導体
層４と同一の膜厚まで形成しリフトオフする。
層４と同一の膜厚まで形成しリフトオフする。
こうすることにより、動作層８．４と層間絶縁層８０間
には関■Ｔｏるいは段差は無（なり、その結果としてこ
の後に形成する電ｆｉｉｌｏと透明電億爲のシ■−トあ
るｖｈＩｆｉ電極１０自体の断巌、尚批抗は無くなり歩
留は大幅に上昇した・ その後、不要な層間絶縁層のエツチングパターンを形成
し、２エツチングすることてここの工程を終わる。
には関■Ｔｏるいは段差は無（なり、その結果としてこ
の後に形成する電ｆｉｉｌｏと透明電億爲のシ■−トあ
るｖｈＩｆｉ電極１０自体の断巌、尚批抗は無くなり歩
留は大幅に上昇した・ その後、不要な層間絶縁層のエツチングパターンを形成
し、２エツチングすることてここの工程を終わる。
半導体層としてはα−８ｊ ＊ Ｏｄ８＊ ＊ Ｏ４０
尋を利用できる。
尋を利用できる。
以上のよ・うに液晶、エレクトロクロミック材等１ｆｊ
ｔｎた大型ディスプレイの駆動に用匹る（ガラス基板上
に形成する）、、薄膜トランジスタマトリックスアレイ
におｉて層間Ｉ８嫌層をｍ絽素子との位置ずれを無くシ
、透明配層電極間の７１−ト断−を防止する すでに形
成された機＊ｌ！素子をパターンとすることを特徴とす
る本発明の薄膜トランジスタマトリックスプレイの製造
方法により電極間のシ胃−トならびに電極の断−１高抵
抗化が無くなるので歩留が大幅に改善される。
ｔｎた大型ディスプレイの駆動に用匹る（ガラス基板上
に形成する）、、薄膜トランジスタマトリックスアレイ
におｉて層間Ｉ８嫌層をｍ絽素子との位置ずれを無くシ
、透明配層電極間の７１−ト断−を防止する すでに形
成された機＊ｌ！素子をパターンとすることを特徴とす
る本発明の薄膜トランジスタマトリックスプレイの製造
方法により電極間のシ胃−トならびに電極の断−１高抵
抗化が無くなるので歩留が大幅に改善される。
第１図は従来のＴ・ＦＴ製造工程の断面図、纂−の平−
図と断面図である。 １−・・・・・透明基板、邸・・・・・・透明電極、８
・・・・・・ＩｉＡ縁体ノー、４・・・・・・半導体層
、５・・・・・・レジスト層、６・・・マスク、７・・
・・・・元、８−−−−−−素子分離絶縁層、９・・・
凹害凸状欠陥、１Ｇ・・・・・・電極、 ｌ １−・・
・・・ドレイン手 １１２１ 茸 １ 図 ′４．２ 図 ｚ
図と断面図である。 １−・・・・・透明基板、邸・・・・・・透明電極、８
・・・・・・ＩｉＡ縁体ノー、４・・・・・・半導体層
、５・・・・・・レジスト層、６・・・マスク、７・・
・・・・元、８−−−−−−素子分離絶縁層、９・・・
凹害凸状欠陥、１Ｇ・・・・・・電極、 ｌ １−・・
・・・ドレイン手 １１２１ 茸 １ 図 ′４．２ 図 ｚ
Claims (1)
- 透明基板上に透明電極を形成する工程、該基板上に絶縁
体層及び半導体層を形成した後フォトエツチングで動作
ｌ９ＩＩを残してバターニングする工程、該基板上にレ
ジスト層を形成し、基板層ｒＩＪｉ１１．ｒ：９党を照
射し露光後現像して該半導体層上にレジスト層を残す工
程、該基板上に眉間絶縁層を形成後り７トオフする工程
、該基板に上部電極を形成する工程を有することを％黴
とする薄膜トランジスタマトリックスアレイの製造方法
〇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111892A JPS5814568A (ja) | 1981-07-17 | 1981-07-17 | 薄膜トランジスタマトリツクスアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111892A JPS5814568A (ja) | 1981-07-17 | 1981-07-17 | 薄膜トランジスタマトリツクスアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5814568A true JPS5814568A (ja) | 1983-01-27 |
Family
ID=14572750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111892A Pending JPS5814568A (ja) | 1981-07-17 | 1981-07-17 | 薄膜トランジスタマトリツクスアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814568A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019840U (ja) * | 1983-07-19 | 1985-02-12 | いすゞ自動車株式会社 | 捩り振動防止ダンパ |
| JPS6073153A (ja) * | 1983-09-27 | 1985-04-25 | カ−ル・フロイデンベルク | ゴム継手 |
| JPH02138736A (ja) * | 1987-12-29 | 1990-05-28 | Seikosha Co Ltd | 遮光性薄膜のエッチング方法 |
| US4958205A (en) * | 1985-03-29 | 1990-09-18 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing the same |
| US5166086A (en) * | 1985-03-29 | 1992-11-24 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
-
1981
- 1981-07-17 JP JP56111892A patent/JPS5814568A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019840U (ja) * | 1983-07-19 | 1985-02-12 | いすゞ自動車株式会社 | 捩り振動防止ダンパ |
| JPH0232907Y2 (ja) * | 1983-07-19 | 1990-09-05 | ||
| JPS6073153A (ja) * | 1983-09-27 | 1985-04-25 | カ−ル・フロイデンベルク | ゴム継手 |
| JPH0315056B2 (ja) * | 1983-09-27 | 1991-02-28 | Freudenberg Carl | |
| US4958205A (en) * | 1985-03-29 | 1990-09-18 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing the same |
| US5137841A (en) * | 1985-03-29 | 1992-08-11 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing a thin film transistor using positive and negative photoresists |
| US5166086A (en) * | 1985-03-29 | 1992-11-24 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| JPH02138736A (ja) * | 1987-12-29 | 1990-05-28 | Seikosha Co Ltd | 遮光性薄膜のエッチング方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100482735B1 (ko) | 패턴형성방법 및 액정표시장치 제조방법 | |
| US4678542A (en) | Self-alignment process for thin film diode array fabrication | |
| US6326129B1 (en) | Process for manufacturing an active element array substrate | |
| JP4335985B2 (ja) | 液晶表示装置およびその製造方法 | |
| JP2003517641A (ja) | アクティブマトリクスデバイスの製造方法 | |
| JPS5814568A (ja) | 薄膜トランジスタマトリツクスアレイの製造方法 | |
| JPH04294329A (ja) | 液晶表示装置およびその製造方法 | |
| JP3071964B2 (ja) | 液晶表示装置の製造方法 | |
| JPH09113932A (ja) | 配線基板とその製造方法 | |
| JP2001330851A (ja) | 液晶表示装置の製造方法および液晶表示装置 | |
| JPH0488641A (ja) | 薄膜トランジスタの製造方法 | |
| JP2877363B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2664128B2 (ja) | 金属メッキマスクパターン | |
| JP2590360B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JP2791435B2 (ja) | 液晶ディスプレイ装置 | |
| JP2586075B2 (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JPH0358030A (ja) | 薄膜トランジスタアレーの製造方法 | |
| JPH0262050A (ja) | 薄膜トランジスタの製造方法 | |
| JPH10256558A (ja) | 薄膜トランジスタアレイの製造方法、電子装置および薄膜トランジスタ | |
| JP2745544B2 (ja) | Ｔｆｔ型液晶表示装置の製造方法 | |
| JP2519763B2 (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JPH02132831A (ja) | 配線形成基板面の平坦化方法 | |
| JPH01108528A (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JP2565601B2 (ja) | 薄膜パターン形成方法 | |
| JP2666360B2 (ja) | 薄膜トランジスタマトリクスの製造方法 |