JP2586075B2 - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
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Description
【発明の詳細な説明】 〔概 要〕 本発明は薄膜トランジスタマトリクスの製造方法に関
し、 一つのレジスト膜により素子領域を画定できるように
して、フォトリソグラフィ工程を簡単化することを目的
とし、 透明絶縁性基板上に非透光性導電材料からなるゲート
電極を形成し、該ゲート電極上を含む前記透明絶縁性基
板上にゲート絶縁膜、動作半導体層、チャネル保護膜を
含む所定の薄膜の積層体を形成した後、該積層体の上に
イメージリバーサルフォトレジスト膜を形成し、該イメ
ージリバーサルフォトレジスト膜に、素子領域を除く他
の領域に第１の露光を施し、次いでリバーサルベークを
施して、前記第１の露光における被露光部を現像液に対
し不溶性とし、次いで、前記第１の露光における未露光
部に前記ゲート電極をマスクとして背面露光を施し、前
記ゲート電極に位置整合した未露光部を除く被露光部を
現像液に対し可溶性とし、次いで現像処理を施して前記
被露光部を除去することにより、前記被露光部と未露光
部とからなるレジストマスクを形成する工程と、該レジ
ストマスクをマスクとして前記積層体をエッチングして
素子領域の動作半導体層表面を露呈させる工程と、次い
で、導電層を成膜し、前記レジストマスク上に被着した
導電層の不要部をレジストマスクとともにリフトオフし
てソース電極及びドレイン電極を形成する工程とを具備
し、前記一つのレジストマスクによって素子領域を画定
するよう構成した。
し、 一つのレジスト膜により素子領域を画定できるように
して、フォトリソグラフィ工程を簡単化することを目的
とし、 透明絶縁性基板上に非透光性導電材料からなるゲート
電極を形成し、該ゲート電極上を含む前記透明絶縁性基
板上にゲート絶縁膜、動作半導体層、チャネル保護膜を
含む所定の薄膜の積層体を形成した後、該積層体の上に
イメージリバーサルフォトレジスト膜を形成し、該イメ
ージリバーサルフォトレジスト膜に、素子領域を除く他
の領域に第１の露光を施し、次いでリバーサルベークを
施して、前記第１の露光における被露光部を現像液に対
し不溶性とし、次いで、前記第１の露光における未露光
部に前記ゲート電極をマスクとして背面露光を施し、前
記ゲート電極に位置整合した未露光部を除く被露光部を
現像液に対し可溶性とし、次いで現像処理を施して前記
被露光部を除去することにより、前記被露光部と未露光
部とからなるレジストマスクを形成する工程と、該レジ
ストマスクをマスクとして前記積層体をエッチングして
素子領域の動作半導体層表面を露呈させる工程と、次い
で、導電層を成膜し、前記レジストマスク上に被着した
導電層の不要部をレジストマスクとともにリフトオフし
てソース電極及びドレイン電極を形成する工程とを具備
し、前記一つのレジストマスクによって素子領域を画定
するよう構成した。
本発明は薄膜トランジスタマトリクスの製造方法に関
する。
する。
従来のセルフアライメントを用いた薄膜トランジスタ
（TFT）マトリクスの製造方法では、ソース，ドレイン
電極とゲート電極の位置整合を図るための背面露光によ
るパターニング工程と、ソース，ドレイン電極の外縁形
状を決めて、TFTの素子分離を図るためのパターニング
工程の２回のフォトリソグラフィ工程が必要であり、工
程の複雑さを増す要因となっていた。
（TFT）マトリクスの製造方法では、ソース，ドレイン
電極とゲート電極の位置整合を図るための背面露光によ
るパターニング工程と、ソース，ドレイン電極の外縁形
状を決めて、TFTの素子分離を図るためのパターニング
工程の２回のフォトリソグラフィ工程が必要であり、工
程の複雑さを増す要因となっていた。
第２図（ａ）〜（ｊ）に従来のセルフアライメントを
用いた製造方法を、その製造工程の順に示す。
用いた製造方法を、その製造工程の順に示す。
まず、ガラス基板１のような透明絶縁性基板上にゲー
ト金属層を被着し、これをパターニングしてゲート電極
２を形成する〔同図（ａ），（ｂ）参照〕。
ト金属層を被着し、これをパターニングしてゲート電極
２を形成する〔同図（ａ），（ｂ）参照〕。
次いでゲート絶縁膜として厚さ約3000ÅのSiN層3,動
作半導体層として厚さ約1000Åのａ−Si層4,チャネル上
部保護膜として厚さ約1000ÅのSiO2層５を形成する〔同
図（ｃ）参照〕。
作半導体層として厚さ約1000Åのａ−Si層4,チャネル上
部保護膜として厚さ約1000ÅのSiO2層５を形成する〔同
図（ｃ）参照〕。
その上に塗布法でポジ型のレジスト膜を形成し、この
レジスト膜に上記ゲート電極２をマスクとして用いた背
面露光を施し、上記ゲート電極２の上層部にのみレジス
ト膜６を残留させる〔同図（ｄ），（ｅ）参照〕。
レジスト膜に上記ゲート電極２をマスクとして用いた背
面露光を施し、上記ゲート電極２の上層部にのみレジス
ト膜６を残留させる〔同図（ｄ），（ｅ）参照〕。
このレジスト膜６はゲート電極２に自己整合している
ため、その位置および形状ともゲート電極２とほぼ正確
に一致したものとなる。
ため、その位置および形状ともゲート電極２とほぼ正確
に一致したものとなる。
上記レジスト膜６をマスクとして上記SiO2層５の露出
部をエッチング除去して、チャネル部以外のａ−Si層４
表面を露出させる〔同図（ｆ）参照〕。
部をエッチング除去して、チャネル部以外のａ−Si層４
表面を露出させる〔同図（ｆ）参照〕。
次いでソース，ドレイン電極層としてn+a−Si層（コ
ンタクト層）７およびTi層８を成膜した後、リフトオフ
により上記レジスト膜６とともに、その上に被着したn+
a−Si層７およびTi層８の不要部を除去して、ソース電
極S,ドレイン電極Ｄの内縁9,9′を画定する。
ンタクト層）７およびTi層８を成膜した後、リフトオフ
により上記レジスト膜６とともに、その上に被着したn+
a−Si層７およびTi層８の不要部を除去して、ソース電
極S,ドレイン電極Ｄの内縁9,9′を画定する。
このようにしてソース電極S,ドレイン電極Ｄの内縁9,
9゜は、ゲート電極２と位置整合して画定されるが、外
縁は未画定である〔同図（ｇ）参照〕。
9゜は、ゲート電極２と位置整合して画定されるが、外
縁は未画定である〔同図（ｇ）参照〕。
そこで、ソース電極S,ドレイン電極Ｄの外縁形状を決
めるため、素子領域を被覆するレジスト膜（図示せず）
を形成し、これをマスクとして素子分離のためのエッチ
ングを行なって、Ti層8,n+a−Si層7,a−Si層4,SiN層３
の不要部を除去し、その後マスクとして用いたレジスト
膜を除去することにより、素子領域の外縁10を画定す
る。以上でソース電極S,ドレイン電極Ｄが完成する〔同
図（ｈ）参照〕。
めるため、素子領域を被覆するレジスト膜（図示せず）
を形成し、これをマスクとして素子分離のためのエッチ
ングを行なって、Ti層8,n+a−Si層7,a−Si層4,SiN層３
の不要部を除去し、その後マスクとして用いたレジスト
膜を除去することにより、素子領域の外縁10を画定す
る。以上でソース電極S,ドレイン電極Ｄが完成する〔同
図（ｈ）参照〕。
次いで表示電極形成領域を開口部とするレジスト膜11
を形成する〔同図（ｉ）参照〕。
を形成する〔同図（ｉ）参照〕。
次いで全面にITO層を形成し、リフトオフにより上記
レジスト膜11とともにその上に被着したITO層の不要部
を除去する。以上で表示電極12が形成された〔同図
（ｊ）参照〕。
レジスト膜11とともにその上に被着したITO層の不要部
を除去する。以上で表示電極12が形成された〔同図
（ｊ）参照〕。
上述した従来の製造方法では、少なくとも（ａ），
（ｄ），（ｈ），（ｉ）で説明した４工程においてフォ
トリソグラフィ工程を必要とする。なお、この製造工程
のうち特に素子領域を画定するためには、ゲート電極を
マスクとする背面露光とフォトマスクを用いた上面から
の露光との２回のフォトリソグラフィ工程を必要として
いる。
（ｄ），（ｈ），（ｉ）で説明した４工程においてフォ
トリソグラフィ工程を必要とする。なお、この製造工程
のうち特に素子領域を画定するためには、ゲート電極を
マスクとする背面露光とフォトマスクを用いた上面から
の露光との２回のフォトリソグラフィ工程を必要として
いる。
これは、ソース電極，ドレイン電極の内縁はゲート電
極と位置整合させるため、ゲート電極をマスクとする背
面露光によって画定できるが、この背面露光では外縁を
画定することができない。そのため、背面露光工程を終
了した後、改めて外縁を画定するためのフォトリソグラ
フィ工程を施すという煩雑さを生じていた。
極と位置整合させるため、ゲート電極をマスクとする背
面露光によって画定できるが、この背面露光では外縁を
画定することができない。そのため、背面露光工程を終
了した後、改めて外縁を画定するためのフォトリソグラ
フィ工程を施すという煩雑さを生じていた。
薄膜トランジスタマトリスク型液晶表示装置の普及の
ためには、プロセスの簡略化と高歩留化が鍵を握ってお
り、セルフアライメントを用いたTFTの形成プロセスに
おいて、フォトリソグラフィ工程を簡単化することは重
要な課題である。
ためには、プロセスの簡略化と高歩留化が鍵を握ってお
り、セルフアライメントを用いたTFTの形成プロセスに
おいて、フォトリソグラフィ工程を簡単化することは重
要な課題である。
本発明は一つのレジスト膜により素子領域を画定でき
るようにして、フォトリソグラフィ工程を簡単化するこ
とを目的とする。
るようにして、フォトリソグラフィ工程を簡単化するこ
とを目的とする。
本発明はセルフアライメントを用いたTFTマトリクス
の形成プロセスに、イメージリバーサルフォトレジスト
を用いて、プロセスの簡略化を図るものである。
の形成プロセスに、イメージリバーサルフォトレジスト
を用いて、プロセスの簡略化を図るものである。
即ち、イメージリバーサルフォトレジストは本来ポジ
型であって、被露光部は現像液に可溶性，未露光部は不
溶性である。しかし、露光後現像前にベーキングを施す
と、被露光部は不溶化されるというネガ型レジスト類似
の性質をも有する。しかも上記各種処理を施した後も、
未露光部はいぜんとして本来のポジ型レジストの性質を
保持しており、これに露光を施すことによりパターニン
グが可能である。
型であって、被露光部は現像液に可溶性，未露光部は不
溶性である。しかし、露光後現像前にベーキングを施す
と、被露光部は不溶化されるというネガ型レジスト類似
の性質をも有する。しかも上記各種処理を施した後も、
未露光部はいぜんとして本来のポジ型レジストの性質を
保持しており、これに露光を施すことによりパターニン
グが可能である。
本発明はこの性質を利用して、従来フォトリソグラフ
ィ工程を複数回繰り返して形成していたパターンを、イ
メージリバーサルフォトレジスト膜に露光，ベーキング
によるネガ型としての処理，未露光部に対して自己整合
法によるポジ型としての処理，更に形成されたレジスト
膜を用いたリフトオフ法を組み合わせることにより、一
つのレジスト膜により、素子領域の内縁，外縁の双方を
画定しようとするものである。
ィ工程を複数回繰り返して形成していたパターンを、イ
メージリバーサルフォトレジスト膜に露光，ベーキング
によるネガ型としての処理，未露光部に対して自己整合
法によるポジ型としての処理，更に形成されたレジスト
膜を用いたリフトオフ法を組み合わせることにより、一
つのレジスト膜により、素子領域の内縁，外縁の双方を
画定しようとするものである。
即ち、形成しようとするパターンの外縁をフォトマス
クを用いて露光し，ベーキングすることにより画定し、
内縁は未露光部に対して既に形成されているゲート電極
をマスクとする背面露光により、ゲート電極に位置整合
させることにより画定する。
クを用いて露光し，ベーキングすることにより画定し、
内縁は未露光部に対して既に形成されているゲート電極
をマスクとする背面露光により、ゲート電極に位置整合
させることにより画定する。
第１図に従ってその原理を説明する。
従来のプロセスと同様にガラス基板上に形成したアゲ
ート電極の上にゲート絶縁膜（SiN），動作半導体層
（ａ−Si），チャネル保護膜（SiO2）の各層を成膜する
〔（ａ）参照〕。次にイメージリバーサルフォトレジス
ト（例えばヘキスト社製AZ5200フォトレジスト）を塗布
し、通常のフォトマスクを用いてソース，ドレイン電極
部とチャネル部を除く領域を露光〔第１の露光〕し、ベ
ーキング〔リバーサルベーク〕により被露光部を現像液
に不溶化する〔（ｂ）参照〕。
ート電極の上にゲート絶縁膜（SiN），動作半導体層
（ａ−Si），チャネル保護膜（SiO2）の各層を成膜する
〔（ａ）参照〕。次にイメージリバーサルフォトレジス
ト（例えばヘキスト社製AZ5200フォトレジスト）を塗布
し、通常のフォトマスクを用いてソース，ドレイン電極
部とチャネル部を除く領域を露光〔第１の露光〕し、ベ
ーキング〔リバーサルベーク〕により被露光部を現像液
に不溶化する〔（ｂ）参照〕。
この後、ゲート電極をマスクとして背面露光を行うこ
とによって、不溶化していないソース，ドレイン部とチ
ャネル部の内、ソース，ドレイン部のみが感光され現像
液に可溶となる〔（ｃ）参照〕。これを現像した後、導
電層を全面に形成し、レジスト上の金属膜をリフトオフ
により除去することにより〔（ｄ）参照〕、ゲート電極
と位置整合されたソース，ドレイン電極が形成できる。
とによって、不溶化していないソース，ドレイン部とチ
ャネル部の内、ソース，ドレイン部のみが感光され現像
液に可溶となる〔（ｃ）参照〕。これを現像した後、導
電層を全面に形成し、レジスト上の金属膜をリフトオフ
により除去することにより〔（ｄ）参照〕、ゲート電極
と位置整合されたソース，ドレイン電極が形成できる。
上述したように、イメージリバーサルフォトレジスト
は２種類の処理が可能であり、この２種類の処理によっ
て形成した露光パターンの合成が可能となる特性を活か
すことによって、従来２回のフォトリソグラフィ工程に
分けて行う必要のあったソース電極，ドレイン電極の形
成を、ゲート電極との位置整合パターン形成と、外縁形
状パターン形成を、同一のフォトリソグラフィ工程で行
える。
は２種類の処理が可能であり、この２種類の処理によっ
て形成した露光パターンの合成が可能となる特性を活か
すことによって、従来２回のフォトリソグラフィ工程に
分けて行う必要のあったソース電極，ドレイン電極の形
成を、ゲート電極との位置整合パターン形成と、外縁形
状パターン形成を、同一のフォトリソグラフィ工程で行
える。
なお、この方法では素子領域以外のａ−Si層はソー
ス，ドレイン電極パターン形成（素子分離工程）後も残
留するが、これは表示電極の形成をリフトオフによって
行い、この時用いるレジストをマスクとして予め表示部
のａ−Si層をエッチング除去することにより、透過モー
ド表示の障害とはならなくなる。
ス，ドレイン電極パターン形成（素子分離工程）後も残
留するが、これは表示電極の形成をリフトオフによって
行い、この時用いるレジストをマスクとして予め表示部
のａ−Si層をエッチング除去することにより、透過モー
ド表示の障害とはならなくなる。
以下本発明の一実施例を第１図の（ａ）〜（ｆ）に従
って説明する。
って説明する。
本実施例は、ゲート接続方式対向マトリクス型の液晶
表示装置を作成する例である。上記ゲート接続方式対向
マトリクス型液晶表示装置は、対向配置された一対の透
明絶縁性基板の一方，即ちTFT基板上に、液晶セルの一
方の電極である表示電極をマトリクス状に配列するとと
もに、この表示電極対応に各液晶セルを駆動するTFTを
配設し、その被制御電極の一つを表示電極と接続し、制
御（ゲート）電極は当該液晶セルに走査信号を供給する
走査ライン（スキャンバスライン）に接続し、今一つの
被制御電極は走査順位が次位の走査ラインに接続し、TF
T基板に対向配置された対向基板上には、各液晶セルに
表示データを供給する複数本のデータバスラインが配設
された構造を有する。
表示装置を作成する例である。上記ゲート接続方式対向
マトリクス型液晶表示装置は、対向配置された一対の透
明絶縁性基板の一方，即ちTFT基板上に、液晶セルの一
方の電極である表示電極をマトリクス状に配列するとと
もに、この表示電極対応に各液晶セルを駆動するTFTを
配設し、その被制御電極の一つを表示電極と接続し、制
御（ゲート）電極は当該液晶セルに走査信号を供給する
走査ライン（スキャンバスライン）に接続し、今一つの
被制御電極は走査順位が次位の走査ラインに接続し、TF
T基板に対向配置された対向基板上には、各液晶セルに
表示データを供給する複数本のデータバスラインが配設
された構造を有する。
かかる構造としたことにより、上記TFT基板上では、
各種ラインが交差することがなく、従ってラインの交差
部における段切れにより生じる短絡あるいは断線等の問
題がないという利点を有するものである。
各種ラインが交差することがなく、従ってラインの交差
部における段切れにより生じる短絡あるいは断線等の問
題がないという利点を有するものである。
本実施例は上述の如く、ゲート接続方式対向マトリク
ス型の液晶表示装置を本発明を用いて作成する例であっ
て、以下製造工程の順に第１図（ａ）〜（ｉ）を説明す
る。なお同図の（ｂ），（ｃ），（ｆ）は、それぞれ
（ｇ），（ｈ），（ｉ）のII−II矢視部の断面を示す。
ス型の液晶表示装置を本発明を用いて作成する例であっ
て、以下製造工程の順に第１図（ａ）〜（ｉ）を説明す
る。なお同図の（ｂ），（ｃ），（ｆ）は、それぞれ
（ｇ），（ｈ），（ｉ）のII−II矢視部の断面を示す。
まず、ガラス基板１のような透明絶縁性基板上に、Ti
（チタン）を約800Åの厚さに成膜した後、ゲート電極
２のパターン形成を行う。このガラス基板１上にTFTが
形成されることから、この基板はTFTと称される。
（チタン）を約800Åの厚さに成膜した後、ゲート電極
２のパターン形成を行う。このガラス基板１上にTFTが
形成されることから、この基板はTFTと称される。
次いでゲート絶縁膜として例えばSiN層３（厚さ約300
0Å），動作半導体層として例えばａ−Si層４（厚さ約1
000Å），チャネル保護膜としてSiO2層５（厚さ約1000
Å）をプラズマ化学気相成長（Ｐ−CVD）法により連続
的に形成し、その上にイメージリバーサルフォトレジス
トを塗布し、厚さ約1.5μｍのイメージリバーサルフォ
トレジスト膜（以下単にレジスト膜と称する）16を形成
する。次いでこのレジスト膜16に、凡そ90℃の温度で約
10分のプリベークを行なった後、素子形成領域を除く残
りの領域を露光する。これを第１の露光と呼ぶこととす
る。図には、第１の露光における被露光部17を、左下が
りのハッチを施して示す。18は未露光部である。
0Å），動作半導体層として例えばａ−Si層４（厚さ約1
000Å），チャネル保護膜としてSiO2層５（厚さ約1000
Å）をプラズマ化学気相成長（Ｐ−CVD）法により連続
的に形成し、その上にイメージリバーサルフォトレジス
トを塗布し、厚さ約1.5μｍのイメージリバーサルフォ
トレジスト膜（以下単にレジスト膜と称する）16を形成
する。次いでこのレジスト膜16に、凡そ90℃の温度で約
10分のプリベークを行なった後、素子形成領域を除く残
りの領域を露光する。これを第１の露光と呼ぶこととす
る。図には、第１の露光における被露光部17を、左下が
りのハッチを施して示す。18は未露光部である。
次いで、約115℃,3分のベーキング（これをリバーサ
ルベークと称する）を行なって、上記被露光部17を現像
液に不溶性とする。本来現像液に可溶性を有する被露光
部がこのように不溶性となるのは、露光に引き続くリバ
ーサルベークによってレジスト分子の架橋反応が生じる
ためと解される。この露光−リバーサルベークによって
不溶性となる反応はクロスリンクと称される。
ルベークと称する）を行なって、上記被露光部17を現像
液に不溶性とする。本来現像液に可溶性を有する被露光
部がこのように不溶性となるのは、露光に引き続くリバ
ーサルベークによってレジスト分子の架橋反応が生じる
ためと解される。この露光−リバーサルベークによって
不溶性となる反応はクロスリンクと称される。
次いで上記レジスト膜16の未露光部18に対し、ゲート
電極２をマスクとして背面露光を行う。この背面露光に
おける被露光部19（図に梨地で示す部分）が可溶性とな
る。ゲート電極２の直上部は未露光部20で、現像液に溶
解しない。
電極２をマスクとして背面露光を行う。この背面露光に
おける被露光部19（図に梨地で示す部分）が可溶性とな
る。ゲート電極２の直上部は未露光部20で、現像液に溶
解しない。
次いで上記処理を行なったレジスト膜16に現像処理を
施すと、図示したようにゲート電極２の直上部の未露光
部20と素子領域を除く他の部分を被覆する被露光部17か
らなるレジストマスク16′が得られる。このレジストマ
スク16′は、未露光部20によりソース電極Ｓとドレイン
電極Ｄの内縁を画定し、被露光部17により外縁を画定す
るパターンを有する。
施すと、図示したようにゲート電極２の直上部の未露光
部20と素子領域を除く他の部分を被覆する被露光部17か
らなるレジストマスク16′が得られる。このレジストマ
スク16′は、未露光部20によりソース電極Ｓとドレイン
電極Ｄの内縁を画定し、被露光部17により外縁を画定す
るパターンを有する。
そこでこのレジストマスク16′をマスクとしてSiO2層
５の露出部を除去して、動作半導体層であるａ−Si層４
の表面を露呈させる。
５の露出部を除去して、動作半導体層であるａ−Si層４
の表面を露呈させる。
次いで、コンタクト層としてn+a−Si層（厚さ約300
Å），ソース，ドレイン電極金属層としてNiCr層（厚さ
約1000Å）を成膜して、導電層21を形成する。
Å），ソース，ドレイン電極金属層としてNiCr層（厚さ
約1000Å）を成膜して、導電層21を形成する。
次いでリフトオフ法により、レジストマスク16′とと
もに、その上に被着した導電層21の露出部を除去する。
もに、その上に被着した導電層21の露出部を除去する。
次に表示電極形成領域とスキャンバスライン形成領
域，接続電極形成領域を除く他の領域にレジスト膜22を
形成する。
域，接続電極形成領域を除く他の領域にレジスト膜22を
形成する。
次にこのレジスト膜をマスクとして、上記SiO2層５と
半導体動作層のａ−Si層４の露出部を除去して、表示電
極形成領域を透光性とした後、透明導電膜としてITO（I
n2O3＋５％SnO2）層23を成膜し、次いで、リフトオフに
よりレジスト膜22上に被着したITO層23をレジスト膜22
とともに除去し、図示の如く表示電極P,スキャンバスラ
インSB,接続電極Ｅを形成する。
半導体動作層のａ−Si層４の露出部を除去して、表示電
極形成領域を透光性とした後、透明導電膜としてITO（I
n2O3＋５％SnO2）層23を成膜し、次いで、リフトオフに
よりレジスト膜22上に被着したITO層23をレジスト膜22
とともに除去し、図示の如く表示電極P,スキャンバスラ
インSB,接続電極Ｅを形成する。
以上の如く本実施例では、イメージリバーサルフォト
レジストを使用し、これに、露光とリバーサルベークと
を行う第１の露光と、素子領域の内縁を画定する背面露
光とを組み合わせて施すことにより、一つのレジスト膜
によって素子領域の内縁と外縁の双方を画定できる。本
工程では、第１の露光と背面露光との２回の露光を行う
が、この２回の露光は同一レジスト膜に対して施すもの
であって、煩雑な作業であるレジスト塗布およびこれに
伴う前処理や後処理工程は一回ですむ。
レジストを使用し、これに、露光とリバーサルベークと
を行う第１の露光と、素子領域の内縁を画定する背面露
光とを組み合わせて施すことにより、一つのレジスト膜
によって素子領域の内縁と外縁の双方を画定できる。本
工程では、第１の露光と背面露光との２回の露光を行う
が、この２回の露光は同一レジスト膜に対して施すもの
であって、煩雑な作業であるレジスト塗布およびこれに
伴う前処理や後処理工程は一回ですむ。
従って本実施例では、３回のフォトリソグラフィ工程
で、表示電極Ｐを含むTFTマトリクスの作成が可能とな
り、製造工程が簡単化される。なおスキャンバスライン
SBを構成するITO層とゲート電極２を構成するTi層と
は、パネル周辺部で接続される。
で、表示電極Ｐを含むTFTマトリクスの作成が可能とな
り、製造工程が簡単化される。なおスキャンバスライン
SBを構成するITO層とゲート電極２を構成するTi層と
は、パネル周辺部で接続される。
なお、本発明は上記一実施例に示したゲート接続方式
のみならず、従来方式のTFTマトリクスを製造する際に
も適用できる。
のみならず、従来方式のTFTマトリクスを製造する際に
も適用できる。
以上の説明から明らかな如く本発明によれば、簡単な
プロセスによりセルフアライメントTFTマトリクスが形
成可能となり、大面積TFTマトリクスでもソース，ドレ
イン間の位置決め精度が良く、またゲート電極とソー
ス，ドレイン電極との重なりが殆どないため、寄生容量
が小さく、クロストークの小さな高画質表示が得られ
る。従って低コストで高画質のアクティブマトリクス型
表示装置が実現できる。
プロセスによりセルフアライメントTFTマトリクスが形
成可能となり、大面積TFTマトリクスでもソース，ドレ
イン間の位置決め精度が良く、またゲート電極とソー
ス，ドレイン電極との重なりが殆どないため、寄生容量
が小さく、クロストークの小さな高画質表示が得られ
る。従って低コストで高画質のアクティブマトリクス型
表示装置が実現できる。
第１図（ａ）〜（ｉ）は本発明一実施例の説明図、 第２図（ａ）〜（ｊ）は従来の問題点説明図である。 図において、 1:ガラス基板のような透明絶縁性基板で、TFT基板とも
称される。 ２及びG:ゲート電極 3:ゲート絶縁膜（SiN膜） 4:動作半導体層（ａ−Si層） 5:チャネル保護膜（SiO2層） 16:イメージリバーサルフォトレジスト膜 16′：レジストマスク 17:被露光部でリバーサルベークにより不溶性となった
部分 18:未露光部 19:被露光部で現像液に可溶性の部分 20:未露光部で現像液に不溶性の部分 23:ITO層（透明導電膜） S,D:ソース電極およびドレイン電極、 G:ゲート電極 P:表示電極 E:接続電極を示す。
称される。 ２及びG:ゲート電極 3:ゲート絶縁膜（SiN膜） 4:動作半導体層（ａ−Si層） 5:チャネル保護膜（SiO2層） 16:イメージリバーサルフォトレジスト膜 16′：レジストマスク 17:被露光部でリバーサルベークにより不溶性となった
部分 18:未露光部 19:被露光部で現像液に可溶性の部分 20:未露光部で現像液に不溶性の部分 23:ITO層（透明導電膜） S,D:ソース電極およびドレイン電極、 G:ゲート電極 P:表示電極 E:接続電極を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川井 悟 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】透明絶縁性基板上に非透光性導電材料から
なるゲート電極を形成し、該ゲート電極上を含む前記透
明絶縁性基板上にゲート絶縁膜、動作半導体層、チャネ
ル保護膜を含む所定の薄膜の積層体を形成した後、 該積層体の上にイメージリバーサルフォトレジスト膜を
形成し、該イメージリバーサルフォトレジスト膜に、 素子領域を除く他の領域に第１の露光を施し、次いでリ
バーサルベークを施して、前記第１の露光における被露
光部を現像液に対し不溶性とし、 次いで、前記第１の露光における未露光部に前記ゲート
電極をマスクとして背面露光を施し、前記ゲート電極に
位置整合した未露光部を除く被露光部を現像液に対し可
溶性とし、 次いで現像処理を施して前記被露光部を除去することに
より、 前記被露光部と未露光部とからなるレジストマスクを形
成する工程と、 該レジストマスクをマスクとして前記積層体をエッチン
グして素子領域の動作半導体層表面を露呈させる工程
と、 次いで導電層を成膜し、前記レジストマスク上に被着し
た導電層の不要部をレジストマスクとともにリフトオフ
してソース電極及びドレイン電極を形成する工程とを具
備し、 前記一つのレジストマスクによって素子領域を画定する
ことを特徴とする薄膜トランジスタマトリクスの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31165987A JP2586075B2 (ja) | 1987-12-08 | 1987-12-08 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31165987A JP2586075B2 (ja) | 1987-12-08 | 1987-12-08 | 薄膜トランジスタマトリクスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01151270A JPH01151270A (ja) | 1989-06-14 |
| JP2586075B2 true JP2586075B2 (ja) | 1997-02-26 |
Family
ID=18019938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31165987A Expired - Lifetime JP2586075B2 (ja) | 1987-12-08 | 1987-12-08 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586075B2 (ja) |
-
1987
- 1987-12-08 JP JP31165987A patent/JP2586075B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01151270A (ja) | 1989-06-14 |
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