JPS58140863A - マルチプロセサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、マルチプロセサシステムに関し、特にたと
えば１つのメモリを複数の演算処理装置（たとえばｃｐ
ｕ＞て共用するようなマルチプロセサシステムに閤する
。

１つのメｔりをＩ做のＣＰＵでハ用ｆるようなマルチプ
ロセサシステムが従来あった。一般に、マルチプロセサ
システムでは、複数のＣＰＬＪが並行してデータ処理を
行なうため、１つのメモリを複数のＣＰＵで共用するよ
うなマルチプロセサシステムでは各ＣＰＵの作業領域が
共用メモリの中で予め同定的に割当てられている。しか
し、並行して行なうデータ処Ｗ量が各ＣＰＵで常に変化
するような場合、共用メモリに割当てられる作業領域は
最大のデータ処理−を予め見込んで割当てなければなら
ない、そのため、共用メモリの使用動帯が低下するとい
う欠点があった。

上述のような欠点を群間するために、ＣＰＵが作業を開
始するときにそのＣＰＵに対し共用メモリの作業領域の
割当てを行ない、そのＣＰＵが作業を完了すると割当て
をＷＩＩすることが考えられる。しかし、共用メモリに
おいて既に他のＣＰＵに対し既に割当てられている領域
がある場合、新たに割当てを要求するＣＰＵが必要とす
るメモリの記憶領域が大きければ、そのＣＰＵに対し連
続したアドレスで共用メモリの記憶領域を割当てること
ができなくなる。すなわち、そのときＣＰＵにＩｌｗＡ
てられる記憶領域は共用メモリの中で連続しておらず、
いくつかの部分に分割されたものとなる。このような分
割された記憶領域が割当てられた場合、ＣＰＵは使用す
る記憶領域が分割されていることを認識しながら作業を
行なわなければならず、共用メモリのアクセス処理が非
常に複雑となる。そのため、ＣＰＵのオーバヘッドが増
大し、地層時−が長くなるという欠点があった。

それゆえに、この発明の主たる目的は、共用メモリの記
憶領域が効率的に使用できるとともに、アクセスのため
の処理時間が短くて済むようなマルチプロセサシステム
を提供することである。

この発明は、要約すれば、１つのメモリを複数の演算処
Ｓ＠Ｗで共用するようなマルチプロセサシステムにおい
て、演算処１＠瞳が共用メモリの記憶領域を指定するた
めに連続的なアドレスを出力したとき、共用メモリの記
憶領域のうち使用されていない記憶領域を検２索し、そ
の検索結果に基づいて連続するアドレスに使用されてい
ない記憶領域のいずれかのアドレスを割当てるようにし
たものである。

以下、図面に示す実施例とともにこの発明を具体的に説
明する。

第１１ＩＩはこの発明の一実施例を示すブロック図であ
る。構成において、ＣＰＵ１，２および３はそれぞれＤ
ＭＡ制御回路４と接続される。このＤＭＡ制御回路４は
ｃｐｕｉないしＣＰＵ３から作業要求が与えられると、
優先順位を決定してその優先順位の順番でＣＰＵに作業
を行なわせるためのものである。また、ＣＰＵ１ないし
３はそれぞれ、セグメントアドレスバス５．メモリアド
レスバス６、データバス７およびリードライト信号−８
を介しアクセス制御装置１０と接続される。このアクセ
ス制御＠１Ｉ１１０はｃｐｕｉないし３に共用される共
用メモリ１２を含む。この共用メモリ１２は複数の記憶
領域（以下セグメントと称す）に分割されて用いられる
。たとえば、この実施例では１セグメントは４にバイト
で構成ξれ、共用メモリ１２は１６個のセグメントに分
割される。

そして、ＣＰＬＪＩないし３は共用メモリ１２のアドレ
ス指定を行なう場合、セグメントアドレスバス５にセグ
メントを指定するアドレス（以下セグメントアドレスと
称す）を出力し、メモリアドレスバス６にセグメント内
におけるアドレス（以下メモリアドレスと称す）を出力
する。そして、共用メモリ１２ではこのセグメントアド
レスとメモリアドレスとの組合わせたアドレスでアドレ
ス指定が行なわれる。したがって、この実施例においτ
ＣＰＵ１ないし３への作業領域の割当てとは、共用メモ
リ１２のセグメントの割当てを意味する。

ここで、各ＣＰＵ１ないし３から出力されるセグメント
アドレスは常に連続するアドレスとなっている。そして
、この連続するアドレスはアドレス置換メモリ１１に与
えられ、所定のアドレスに変換されて共用メモリ１２に
与えられる。すなわち、アドレス変換メモリ１１はＣＰ
Ｕ１ないし３から与えられた連続するアドレスを共用メ
モリ１２上の実際のアドレスに変換して出力する。

なお、第１図では、ＣＰＵ１はアクセス制御部ｗ１０の
動作を制御する機−を有している。

なお、第１図では共用メモリ１２は３台のＣＰＵによっ
て共用されているが、共用されるｃＰＵの台数は任意で
あってよい。

第２図は第１図に示すアクセス制御装置１ｏの詳細を示
すブロック図である。構成において、セグメントアドレ
スバス５には、ＣＰＵ１ないし３から４ピツト（ＳＡ３
〜５ＡＯ）のセグメントアドレスが与えられる。このセ
グメントアドレスバス５はデコード回路２１およびマル
チプレクサ２２のへ入力に接続される。後述するが、ア
ドレス変換メモリー１はたとえば１６Ｉ！の記憶領域を
有しており、セグメントアドレスがこれらの記憶領域の
うち特定の記憶領域を指定する場合、デコードｇｉｌｌ
１２１の出力がハイレベルとなる。このように特定の記
憶領域が省電されるのは、アドレス変換メモリー１の書
換え制御が行なわれる場合である。デコード回路２１の
出力はマルチプレクサ２２に切換え信号として与えられ
るとともに、共用メモリー２のチップイネーブル端子Ｇ
Ｅに与えられる。

一方、メモリアドレスバス６には、第１図のＣＰＵ１な
いし３から１２ビツト（Ａ１１〜ＡＯ＞のメモリアドレ
スが与えられる。このメモリアドレスは共用メモリー２
にアドレス下位ピットとして与えられるとともに、その
下位４ビツト（Ａ３１ｇ 〜ＡＯ）がマルチプレクサ２２の８人力に与えられる。

マルチプレクサ２２は前述のデコード回路２１から与え
られる信号に応じてそのへ入力およびＢ入力を選択的に
切換えて出力する。すなわち、マルチプレクサ２２はデ
コード回ｖｓ２１の出力がローレベルのときへ入力を出
力する。逆に、デコード回路２１の出力がハイレベルの
とき８入力を出力する。マルチプレクサ２２の出力はア
ドレス変換メモリー１に与えられる。このアドレス変換
メモリー１はマルチプレクサ２２がら与えられるアドレ
スによってその書込みおよび読出しのアドレスが指定さ
れる。アドレス変換メモリー１の読出し出力はアドレス
上位ピットとして共用メモリー２に与えられる。

データバス７には、第１図のＣＰＬｌｌないし３から８
ビツト（０７〜Ｄｏ）のデータが与えられる。このデー
タバス７はバスドライバ２３，２４゜２５および２６に
ａ＠される。バスドライバ２３および２４は、それぞれ
、共用メモリー２に接続され、共用メモリー２のデータ
の書込みおよび読・”□。

出し時におけるバスの方向を切換える。また、バスドラ
イバ２５および２６は、それぞれ、アドレス変換メモリ
ー１に接続され、アドレス変換メモリ１１の書込みおよ
び読出し時におけるバスの方向を切換える。

第１図のＣＰＬＩＩないし３から出力さるリードライト
信号（Ｒ／Ｗ）はリードライト信号線８を介して共用メ
モリ１２に与えられるとともに、ＯＲゲート２７の一方
入力に与えられる。共用メモリ１２はこのリードライト
信号がハイレベルのときリードモードとなり、ローレベ
ルのときライトモードとなる。また、リードライト信号
はバスドライバ２３の動作を制御するＮＡＮＤゲート２
８の一方入力に与えられるとともに、バスドライバ２５
の動作を制御するＮＡＮＯゲート２９の一方入力に与え
られる。このＮＡＮＤゲート２８の他方入力には、前述
のデコーダ回路２１の出力が与えられる。ＮＡＮＤゲー
ト２９の他方入力には、インバータ３０を介してデコー
ド回路２１の出力が与えられる。また、ソーＳライト信
号はインバータ３１を介してバスドライバ２４の動作を
ｍｉｓするＮＡＮＤゲート３２の一方入力に与えられる
とともに、バスドライバ２６の動作を制御するＮＡＮＤ
ゲート３３の一方入力に与えられる。ＮＡＮＯゲート３
２の他方入力には、デコード回路２１の出力が与えられ
る。ＮＡＮＤゲート３３の他方入力には、インバータ３
０を介してデコード回路２１の出力が与えられる。

第３１！１は第１図または第２図に示すアドレス変換メ
モリ１１および共用メモリ１２の記憶領域と、その関係
を示す図解図である０図において、アドレス変換メモリ
１１はデータ処理を行なうＣＰＵに対し割当てるセグメ
ン′トのアドレスを記憶する少なくとも１６個の記憶領
域を有する。また、共用メモリ１２は前述のように、５
ＥＧＯ〜５ＥＧ１５の１６儂のセグメントに分割されて
いる。、なお、アドレス変換メモリ１１の第０番地には
、常にセグメント５ＥＧＯのアドレスが設定される。

これは、後述するようにセグメント５ＥＧＯに設定され
るセグメントのアドレス割当てのためのテーブルのアク
セスのためである。

第４図は共用メモリ１２におけるセグメント５ＥＧＯの
記憶領域を示す図解図である。図において、セグメント
５ＥＧＯはセグメントテーブル４１を含む。このセグメ
ントテーブル４１は各セグメント５ＥＧＯ〜５ＥＧ１５
別に記憶領域を有し、各記憶領域は対応のセグメントが
現在いずれかのＣＰＵのデータ処理のために割当てられ
ているか否かを記憶する。以下、このセグメントテーブ
ル４１の各記憶領域をセグメント使用フラグと称す。

また、セグメント５ＥＧＯは各ＣＰＵＩないし３からの
セグメント割当て要求とその内容を記憶する要求テーブ
ル４２を含む。この要求テーブル４２は、各ＣＰＵ別に
、対応のＣＰＵから割当て要求があったか否かを記憶す
る領域（以下割当て要求フラグと称す）４２１と、対応
のＣＰＵに対するセグメントの割当てが解除されたか否
かを記憶する領域（以下割当て解除フラグと称す）４２
２と、対応のＣＰＵによって割当てが要求されたセグメ
ントの数を記憶する領域（以下セグメント数レジスタと
称す）４２３と、対応のＣＰＵに対し割当てられるアド
レス変換メモリ１１上の連続アドレスを記憶する領域（
以下論理アドレスレジスタと称す）４２４とを含む。

上述のような構成において、各ＣＰＵ１ないし３から共
用メモリ１２のセグメント指定のために出力される連続
的なアドレスは共用メモリ１２において実際に割当てら
れるセグメントのアドレスとは興なるため、以下の説明
ではこの連続的なアドレスを論理アドレスと称す、そし
て、アドレス変換メモリ１１から出力されるアドレスを
物理アドレスと称す。

第５Ａ図および第５８Ｉ！Ｉｌはセグメントの割当て要
求を出力するＣＰＵ　（たとえばＣＰＵ２あるいは３：
以下ＣＰＵ１と称す）の動作を説明するためのフローチ
ャートである。また、ｗ４６Ａ図および第６Ｂ図はアド
レス制御１１Ｍ１ｆｌＯの動作を制御するためのｃｐｕ
　＜たとえばＣＰＵＩ）の動作を説明するためのフロー
チャートである。以下、第１図ないし第６Ｂ図を参照し
てこの実施例の訂輻な動作について説明する。

まず、ｃｐｕｔは第５Ａ図に示すステップ（図示ではＳ
と略す）１において、データ処理のために必要なセグメ
ントの数を要求テーブル４２の対応のセグメント数レジ
スタ４２３に設定する。すなわち、ＣＰＵ１はローレベ
ルのリードライト信号（Ｒ／Ｗ）を出力し、共用メモリ
１２をライトモードとする。そして、ｃｐｕｔはアドレ
ス変換メモリ１１の第０番地を指定するアドレスをセグ
メントアドレスバス５に出力する。デコード回路２１は
、前述のように、与えられるアドレスがアドレス変換メ
モリ１１の特定の番地（たとえば第２番地）を指定する
もの以外のときはその出力がローレベルとなる。したが
って、この場合デコードＷＡ１１２１の出力はローレベ
ルとなる。このデコード回路２１のローレベル信号はイ
ンバータ３０によってハイレベル信号に反転され、ＯＲ
ゲート２７を介してアドレス変換メモリ１１に与えられ
る。これによって、アドレス変換メモリ１１はリードモ
ードとされる。また、デコード回路２１からのローレベ
ル信号はマルチプレクサ２２に与えられ、応じてマルチ
プレクサ２２はへ入力を出力する。したがって、アドレ
ス変換メモリ１１からはその第Ｏ醤地の記憶内容、すな
わち共用メモリ１２のセグメント５ＥＧＯを指定するア
ドレスが続出され、共用メモリ１２にアドレス上位ビッ
トとして与えられる。続いて、ＣＰＬＪｉは共用メモリ
１２のセグメント５ＥＧＯにおける要求テーブル４２の
セグメント数レジスタ４２３を指定するアドレスをメモ
リアドレスバス６に出力する。このセグメント数レジス
タ４２３を指定するアドレスは共用メモリ１２にアドレ
ス下位ピットとして与えられる。一方、デコード回路２
１のローレベル信号はＮＡＮＤゲート２８の他方入力に
反転して与えられる。このＮＡＮＤゲート２８の一方入
力には、上述のローレベルのリードライト信号が与えら
れる。そのため、ＮＡＮＤゲート２８の出力はローレベ
ルとなり、バスドライバ２３が能動化される。なお、他
のＮＡＮＤゲート３２．２９および３３のそれぞれの出
力はハイレベルとなっており、対応のバスドライバ２４
．２５および２６はいずれも不能動化されている。続い
て、ＣＰ（Ｊｌはデータ処理のために必要とするセグメ
ント数をデータバス７に出力する。このセグメント数は
バスドライバ２３を介して共用メモリ１２に与えられる
。応じて、このセグメント数はセグメント数レジスタ４
２３に設定される。次に、ＣＰＬｌｌは第５Ａ図に示す
ステップ２において、要求テープ４２の対応の割当て要
求フラグ４２１をセットする。このセットのための動作
は上述とほぼ同様にして行なわれる。

一方、ＣＰＵ１は第６Ａ図に示すステップ１０２におい
て、要求テーブル４２の割当て要求フラグ４２１がセラ
１−されてるいることを判断する。

すなわち、ｃｐｕｉは上述と同様にして共用メモリ１２
のセグメント５ＥＧＯのアドレスを指定するとともに、
要求テーブル４２の割当て要求フラグ４２１のアドレス
を指定する。また、ｃｐｕｉはハイレベルのリードライ
ト信号を出力し、アドレス変換メモリ１１および共用メ
モリ１２をり一ドモードとする。このとき、ハイレベル
のリードライト信号によってバスドライバ２４が能動化
され、その他のバスドライバ２３．２５および２６は不
能動化される。したがうて、割当て要求フラグ４２１の
記憶内容がバスドライバ２４を介してＣＰＵ２１に与え
られ、そのセットおよびリセット状態が判断される。統
いて、ｃｐｕｉはステップ１０３において、セグメント
数レジスタ４２３に設定されたセグメント数を読取る。

次に、ＣＰＵ１はステップ１０４において、セグメント
テーブル４１を検索し、ＣＰＵＩから要求されているセ
グメント数（セグメント数レジスタ４２３から読取った
セグメント数）だけの空きセグメント（現在データ５１
１＆理のために割当てられていないセグメント）を捜す
。なお、各セグメントが空きセグメントであるか否かの
判断は、対応のセグメント使用フラグがセットされてい
るが否かによって判断される。続いて、ＣＰＵ１はステ
ップ１０５において、咳当のセグメント使用フラグをセ
ットする。これによって、ｃｐｕ＋に対する共用メモリ
１２の割当てセグメントの確保が行なわれる。

次に、ｃｐｕｉはステップ１０６の動作を行なう、すな
わち、アドレス変換メモリ１１において連続して空き番
地が続く領域のうち、少なくともＣＰＬＩｉが必要とす
るセグメント数以上に空き番地が連続する領域が捜し出
される。そして、前述のステップ１０４において捜し出
された空きセグメントの実際のアドレスがその連続して
空き番地が続く領域に設定される。すなわち、アドレス
変換メモリ１１の連続する空き番地に物理アドレスが設
定される。この物理アドレスが設定されたアドレス＊＊
メモリ１１のアドレスは連続したものとなっており、以
慢論褒アドレスとして用いられる。なお、このときｃｐ
ｕｉはセグメントアドレスバス５にアドレス置換メモリ
１１の第２番地を指定するアドレスを出力する。そのた
め、デコード回路２１の出力がハイレベルとなり、マル
チプレクサ２２は８入力を出力する。また、デコード回
路２１の出力がハイレベルとなることによって、バスド
ライバ２５および２６のいずれか一方が能動化される。

すなわち、リードライト信号がハイレベルのときバスド
ライバ２６が能動化される。

このとき、ハイレベルのリードライト信号はＯＲゲート
２７を介してアドレス変換メモリ１］に与えられ、アド
レス変換メモリ１１をリードモードとする。したがって
、メモリアドレスのうち下位４ピツト（Ａ３〜ＡＯ＞に
よって指定されるアドレス置換メモリ１１の記憶内容が
読出されバスドライバ２６を介してＣＰＵ１に与えられ
る。このアドレス置換メモリ１１からのデータの続出し
によって、アドレス変換メモリ１１の連続する空き番地
の検索が行なわれる。一方、リードライト信号がローレ
ベルのときバスドライバ２５が能動化される。このとき
、ＯＲゲート２７の両入力はローレベルであり、その出
力もローレベルとなる。

したがって、アドレス置換メモリ１１はライトモードと
され、ＣＰＵＩから出力されるデータがバスドライバ２
６を介してアドレス置換メモリ１１に書込まれる。この
アドレス置換メモリ１１へのデータの書込みによって物
理アドレスの設定が行なわれる。

次に、ＣＰＬｌｌはステップ１０７において、要求テー
ブル４２の該当の論理アドレスレジスタ４２４に論理ア
ドレスを設定する。このとき設定される論理アドレスは
ステップ１０６において物理アドレスが設定されたアド
レス変換メモリ１１のアドレスである。続いて、ＣＰＵ
１はステップ１０８において、要求テーブル４２の該当
の割当て要求フラグ４２１をリセットする。

一方、ｃｐｕｔはステップ８において割当て要求フラグ
４２１のリセットを判断する。そして、ステップ９にお
いて、該当の論理アドレスレジスタから論理アドレスを
読取る。次に、ＣＰＵＩはステップ１０において、デー
タ処理を行なうが、このデータ処理ではすべて論理アド
レスが用いられる。すなわち、この論理アドレスがｃｐ
ｕｔから出力されると、マルチプレクサ２２を介してア
ドレス変換メモリ１１に与えられる。アドレス変換メモ
リ１１は、前述のように、論理アドレスに対応して物理
アドレスが設定されている。そのため、アドレス変換メ
モリ１１は与えられた論理アドレスを自着アドレス＆−
変換して共用メモリ１２に与える。そのため、ｃｐｕｔ
はデータ処理のために複数のセグメントを必要とする場
合であっても、連続するアドレス（論理アドレス）によ
って共用メモリ１２の７クセスー御を行なうことができ
る。したがって、アクセス制御のための処理が簡単にな
り、処理時間な大幅にｗｉ縮することができる。

次に、ＣＰＬＪＩは第５Ｂ図に示すステップ１１におい
てデータ処理を完了する。そして、ステップ１２におい
て要求チー・プル４２の該当の割当て解除フラグ４２２
をセットする。

一方、ＣＰＵ１は第６Ｂ図に示すステップ１１２におい
て、該当の割当て解除フラグ４２２のセットを判断する
。そして、ステップ１１３において、該当のセグメント
数レジスタ４２３および論理アドレスレジスタ４２４か
らセグメント数および論理アドレスを読取る。続いて、
ＣＰＬＪＩはステップ１１４において、そのとき読出し
た論理アドレスに対応するアドレス変換メモリ１１の該
当のエリアの物理アドレスをクリアする。さらに、ＣＰ
Ｕ１はステップ１１５において、セグメントテーブル４
１の該当のセグメント使用フラグをリセットし、ステッ
プ１１６において要求テーブル４２の該当の割当て解除
フラグ４２２をリセットする。以簀、ＣＰｕ１はステッ
プ１０２以下の動作を纏り返す。

一方、ｃｐｕｔはステップ１６において要求テーブル４
２の該当の割当て解除フラグのリセットを判断し、その
動作を終了する。

なお、上述の実施例では、物理アドレスの割当てが鳥連
で行なわれるため、セグメントテーブル４１あるいは要
求テーブル４２をｃｐｕｉの内部メモリ上に配置するこ
ともできる。また、要求テーブル４２を書換えたとき、
相手側のＣＰＬＩに割込みを掛けることもできる。

以上のように、この発明によれば、各ＣＰＵは連続する
アドレスでアクセス制御が行なえるため、その処理時−
を大幅に短縮することができる。また、従来はアクセス
制御のためのプログラムが複雑であったためＣＰＵの数
が増すごとに大量のプログラムの変更が必要であったが
、この発明によれｕｃｐｕの個数が増してもアクセス制
御のためのプログラムの変更は少なくて済む。

＋、−□ ４、ａｉｍのｓ単４ｍ明 第１図はこの発明の一実施例を示す概略ブロック図であ
る。第２図は第１図に示すアクセス刺−装置１０の詳輯
を示すブロック図である。第３図はアドレス変換メモリ
１１および共用メモリ１２の記憶領域と、その関係を示
す図解図である。第４図は共用メモリ１２に穀けられる
セグメントテーブルと要求テーブルとを示す図解図であ
る。第５ＡＩｌｌおよび第５Ｂ図はデータ処理のためセ
グメントの確保を要求するＣＰＵの動作を説明するため
フローチャートである。第６Ａ図および第６Ｂ図はアク
セス制御回路１０の動作を制−するＣＰＵの動作を説明
するためのフローチャートである。

図において、１ないし３はｃｐｕ、ｉｏはアクセス制御
装置、１１はアドレス変換メモリ、１２は共用メモリ、
４１はセグメントテーブル、４２は要求テーブルを示す
。

第３図 第５Ａ図　　　　　　　　　　減６へ図第５Ｂ図　　　
　　　　　　第６Ｂ図

Claims (2)

【特許請求の範囲】
1. （１）　１つのメモリを複数の演算処１１１ｉ雪で共用
   するようなマルチプロセサシステムであって、前記メモ
   リは予め複数の記憶領域に分割されていて、 前記各演算処理は前記記憶領域を指定するために連続す
   るアドレスを出力する手段を含み、前記複数の記憶領域
   のうち使用されていない記憶領域を検索する手段、 前記検索手段の検索結果に基づいて、前記連続するアド
   レスに前記使用されていない記憶領域のいずれかのアド
   レスを割当てる手段、および前記割当て手段（よって割
   当てられたアドレスに墨づき、前記メモリのアクセスを
   制御する手段を備える、マルチプロセサシステム。
2. （２）　前記検索手段は、 前記複数の記憶領域に対応してそれぞれの使用状況を記
   憶する手段と、 前記記憶手段の記憶内容に基づいて、前記記憶領域が使
   用されていないことを判断する手段と含む、特許請求の
   範囲第１項記載のマルチプロセサシステム。