JPS58135665A - 半導体記憶セル - Google Patents
半導体記憶セルInfo
- Publication number
- JPS58135665A JPS58135665A JP57017679A JP1767982A JPS58135665A JP S58135665 A JPS58135665 A JP S58135665A JP 57017679 A JP57017679 A JP 57017679A JP 1767982 A JP1767982 A JP 1767982A JP S58135665 A JPS58135665 A JP S58135665A
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- JP
- Japan
- Prior art keywords
- memory cell
- diode
- region
- collector
- schottky barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/16—Subject matter not provided for in other groups of this subclass comprising memory cells having diodes
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体記憶セルに関するものであり、特に高
速でしかも動作マージンの大きな半導体記憶セルに関す
るものである。
速でしかも動作マージンの大きな半導体記憶セルに関す
るものである。
従来から高速用のバイポーラＲＡＭのメモリセルとして
第１図に示すものが知られている。このセルでクイオー
ド４は読み出し電流がメモリセルに流れたときにトラン
ジスタのコレクターまたは２の電位をクランプしてトラ
ンジスタを非飽和で動イーさせる働きをしている。した
がってこのメモリセルでは読み出し電流を容易に増加で
きるので高速で動作させることが可能である。
第１図に示すものが知られている。このセルでクイオー
ド４は読み出し電流がメモリセルに流れたときにトラン
ジスタのコレクターまたは２の電位をクランプしてトラ
ンジスタを非飽和で動イーさせる働きをしている。した
がってこのメモリセルでは読み出し電流を容易に増加で
きるので高速で動作させることが可能である。
ところがこの記憶セルでは非選択状態から選択状態へ移
行する過渡時に、ＯＦＦ状態トランジスタのコレクタ電
位の立上りがワード線の電位の立上りに比べて遅くなっ
てアク七スタイムが遅れると共に、コレクタｌと２の電
位が接近して保持電圧（コレクタｌと２の電位差）が減
少し、誤動作を生ずる原因のひとつとなっていた。
行する過渡時に、ＯＦＦ状態トランジスタのコレクタ電
位の立上りがワード線の電位の立上りに比べて遅くなっ
てアク七スタイムが遅れると共に、コレクタｌと２の電
位が接近して保持電圧（コレクタｌと２の電位差）が減
少し、誤動作を生ずる原因のひとつとなっていた。
本発明はこれらの欠点を解決するために、ダイオード４
の接合容量ＣＤをトランジスタのコレクタと基板との間
の寄生容量Ｃ８より大きくすることを特徴とし、これに
よりトランジスタのコレクタ１．２の電圧の過渡特性を
改善し、動作マージンの確保と高速読み出しの両方を可
能とするメモリセルを提供することにある。
の接合容量ＣＤをトランジスタのコレクタと基板との間
の寄生容量Ｃ８より大きくすることを特徴とし、これに
よりトランジスタのコレクタ１．２の電圧の過渡特性を
改善し、動作マージンの確保と高速読み出しの両方を可
能とするメモリセルを提供することにある。
以下本発明について詳細に説明する。
第１図に示したメモリセルにダイオード４の接合容量Ｃ
Ｄとコレクタ１，２と基板の間の寄生容量Ｃ８をつけ加
えたものを第３図に示す。この図から、ワード線の信号
がコレクタ１．２に伝わる速度には、−抵抗３、ダイオ
ード４、ＣＤ、Ｃｓのインピーダンスが関係して−いる
ことがわかる。これをより明確にするため、メモリセル
の片側の等価回路を第４図に示した。５は抵抗３とダイ
オード４の並列合成抵抗である。ここでダイオード４が
導通しているときの抵抗５の抵抗値をＲ８Ｎ１ダイオー
ド４が非導通の場合のそれをＲ８ＦＦとするとＲｏＦＦ
＞ＲｏＮ ・・・・・・・・・・・・・・・・・
・・・・ （１）が成立する。次に、コレクタ２の過渡
応答の様子を理解するために、コレクタ２の電圧■２を
１０表示すると、 となる。ここでＥはワード線の電圧、ＲｏＮ（ｏＦＦ）
は抵抗５の抵抗値で、ダイオード′が導通、非導通によ
りＲ８ＮまたはＲ８ＦＦとなる。またコレクタｌの電圧
Ｖ、も同様に表わすことができる。
Ｄとコレクタ１，２と基板の間の寄生容量Ｃ８をつけ加
えたものを第３図に示す。この図から、ワード線の信号
がコレクタ１．２に伝わる速度には、−抵抗３、ダイオ
ード４、ＣＤ、Ｃｓのインピーダンスが関係して−いる
ことがわかる。これをより明確にするため、メモリセル
の片側の等価回路を第４図に示した。５は抵抗３とダイ
オード４の並列合成抵抗である。ここでダイオード４が
導通しているときの抵抗５の抵抗値をＲ８Ｎ１ダイオー
ド４が非導通の場合のそれをＲ８ＦＦとするとＲｏＦＦ
＞ＲｏＮ ・・・・・・・・・・・・・・・・・
・・・・ （１）が成立する。次に、コレクタ２の過渡
応答の様子を理解するために、コレクタ２の電圧■２を
１０表示すると、 となる。ここでＥはワード線の電圧、ＲｏＮ（ｏＦＦ）
は抵抗５の抵抗値で、ダイオード′が導通、非導通によ
りＲ８ＮまたはＲ８ＦＦとなる。またコレクタｌの電圧
Ｖ、も同様に表わすことができる。
これらの式からコレクタ１．２の過渡特性は（３）式の
γで記述されることがわかる。すなわちγが大きいほど
コレクタ１，２の立上り特性は良好となる。そこで第１
図、第２図にもどってγを調べてみると、 コレクタｌの、’Ｅｌ＋’−−− ・・・・・・・・・
・・・・・・（４）Ｃ３ノωＣ３ＲＯＦＦ となる。ところが（１）式から”ＯＦＦ ＞ ＲＯＭで
あるからコレクタ１のγ 〈 コレクタ２のｒ −・
−・−・−−−−−（６）となる。したがって、第２図
に示したように、コレクタｌの立上りが遅く、コレクタ
２の立上りが速くなるので、過渡的にコレクタｌと２の
電位が接近することとなる。これは従来 ＣＤが小さく
□Ｓ （第２図では０．２ ） （３）式の第２項が支配的で
あっ ）。
γで記述されることがわかる。すなわちγが大きいほど
コレクタ１，２の立上り特性は良好となる。そこで第１
図、第２図にもどってγを調べてみると、 コレクタｌの、’Ｅｌ＋’−−− ・・・・・・・・・
・・・・・・（４）Ｃ３ノωＣ３ＲＯＦＦ となる。ところが（１）式から”ＯＦＦ ＞ ＲＯＭで
あるからコレクタ１のγ 〈 コレクタ２のｒ −・
−・−・−−−−−（６）となる。したがって、第２図
に示したように、コレクタｌの立上りが遅く、コレクタ
２の立上りが速くなるので、過渡的にコレクタｌと２の
電位が接近することとなる。これは従来 ＣＤが小さく
□Ｓ （第２図では０．２ ） （３）式の第２項が支配的で
あっ ）。
たためである。
そこで本発明ではＣＤを９よりも大きくしてｒの第１項
を支配的とすることによシＲ０ＮとＲ８ＦＦの違いによ
る効果をなくシ、かつγを大きくしてコレクタの立上り
特性の改善を図っている。
を支配的とすることによシＲ０ＮとＲ８ＦＦの違いによ
る効果をなくシ、かつγを大きくしてコレクタの立上り
特性の改善を図っている。
本発明の効果を確認するため一部・＝７として計Ｂ
算機でシミュレートした結果を第５図に示す。従来（第
２図 ’Ｄ ＝： ｏ 、 ２ ）に比べて過渡時にお
けるＢ コレクタｌと２の電位の接近が抑えられており１また１
の電位の立上り特性も改善されている。
２図 ’Ｄ ＝： ｏ 、 ２ ）に比べて過渡時にお
けるＢ コレクタｌと２の電位の接近が抑えられており１また１
の電位の立上り特性も改善されている。
なおＣＤを９より大きくするにはＣ８を減少する方法と
ＣＤを増加する方法がある。Ｃ８はトランジスタの分離
面積の縮小により小さくすることができる。一方、ダイ
オードの面積を増加せずにらを増やすにはたとえば半導
体側にイオン注入したショットキーバリアダイオードを
用いればよい（白木、常水、酒井１バイポーラＬＳＩ用
砒素インプラショットキダイオード１昭和５６年春季応
用物理学関係連合講演会講演予稿集３１．−Ｎ−８（ｐ
ｐ５９９）８照）。その断面図を第６図に示す。６はＳ
ｉ入りＡ’電極、７は酸化膜、８はイオン注入により形
成した高濃度Ｎ領域、９は低濃度Ｎ領域である。
ＣＤを増加する方法がある。Ｃ８はトランジスタの分離
面積の縮小により小さくすることができる。一方、ダイ
オードの面積を増加せずにらを増やすにはたとえば半導
体側にイオン注入したショットキーバリアダイオードを
用いればよい（白木、常水、酒井１バイポーラＬＳＩ用
砒素インプラショットキダイオード１昭和５６年春季応
用物理学関係連合講演会講演予稿集３１．−Ｎ−８（ｐ
ｐ５９９）８照）。その断面図を第６図に示す。６はＳ
ｉ入りＡ’電極、７は酸化膜、８はイオン注入により形
成した高濃度Ｎ領域、９は低濃度Ｎ領域である。
Ｎ領域８はショットキーバリアーダイオードの閾値電圧
を下げるとともにＣＤを増加する働きをしている。
を下げるとともにＣＤを増加する働きをしている。
以上説明したように、本発明によればワード線切シ替え
時のマージンを確保して誤動作を防ぐことができると同
時に、ＲＡＭのアクセスタイムをｌθ〜１５チ程度短縮
することができる。
時のマージンを確保して誤動作を防ぐことができると同
時に、ＲＡＭのアクセスタイムをｌθ〜１５チ程度短縮
することができる。
第１図は高速バイポーラＲＡＭに用いられているメモリ
セルの例、第２図はワード線を切り替える前後における
メモリセルのトランジスタの２つのコレクタ電位過渡波
形図、第３図は寄生容量を考慮したメモリセル、第４図
はメモリセルの片側の等価回路図、第５図は本発明を適
用した場合の過渡波形図、第６図はイオン注入ショット
キーバリアダイオードのを用いたメモリセルの一部の断
面図である。 １、２ ・・・・・・・・・メモリセルのトランジスタ
のコレクタ、 ３・・・・・・・・・メモリセルの負荷
抵抗、 ４・・・°°゛°°・クランプダイオード、
５・・・・・・・・・３と４の並列合成抵抗、 ６・・
・・・・・・・Ｓｉ人ｋ）ｈｌ電極、 ７・・曲・・・
酸化膜、 ８・・・・・・・・・高濃度Ｎ領域、 ９・
・・・・・・・・低濃度Ｎ領域。 第１図 第２図 峙 明 第３図 第４図
セルの例、第２図はワード線を切り替える前後における
メモリセルのトランジスタの２つのコレクタ電位過渡波
形図、第３図は寄生容量を考慮したメモリセル、第４図
はメモリセルの片側の等価回路図、第５図は本発明を適
用した場合の過渡波形図、第６図はイオン注入ショット
キーバリアダイオードのを用いたメモリセルの一部の断
面図である。 １、２ ・・・・・・・・・メモリセルのトランジスタ
のコレクタ、 ３・・・・・・・・・メモリセルの負荷
抵抗、 ４・・・°°゛°°・クランプダイオード、
５・・・・・・・・・３と４の並列合成抵抗、 ６・・
・・・・・・・Ｓｉ人ｋ）ｈｌ電極、 ７・・曲・・・
酸化膜、 ８・・・・・・・・・高濃度Ｎ領域、 ９・
・・・・・・・・低濃度Ｎ領域。 第１図 第２図 峙 明 第３図 第４図
Claims (1)
- 【特許請求の範囲】 高速バイポーラＲＡＭに用いられている、負荷にクラン
プダイオードを付加したエミッタ結合型メモリセルにお
いて、クランプダイオードの接合容量Ｃをトランジスタ
のコレクタと基板との間り に寄生する容量Ｃ８より大きくすることを特徴とする半
導体記憶セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017679A JPS58135665A (ja) | 1982-02-08 | 1982-02-08 | 半導体記憶セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017679A JPS58135665A (ja) | 1982-02-08 | 1982-02-08 | 半導体記憶セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58135665A true JPS58135665A (ja) | 1983-08-12 |
Family
ID=11950533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017679A Pending JPS58135665A (ja) | 1982-02-08 | 1982-02-08 | 半導体記憶セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861652A (en) * | 1996-03-28 | 1999-01-19 | Symbios, Inc. | Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering |
-
1982
- 1982-02-08 JP JP57017679A patent/JPS58135665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861652A (en) * | 1996-03-28 | 1999-01-19 | Symbios, Inc. | Method and apparatus for protecting functions imbedded within an integrated circuit from reverse engineering |
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